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1、集成电路设计导论,云南大学信息学院电子工程系,梁竹关,第一部分 理论课第一章 绪言 11 集成电路的发展 12 集成电路分类 13 集成电路设计第二章 MOS晶体管 21 MOS晶体管结构 22 MOS晶体管工作原理 23 MOS晶体管的电流电压关系 24 MOS晶体管主要特性参数 25 MOS晶体管的SPICE模型第三章 MOS管反相器 31 引言 32 NMOS管反相器 33 CMOS反相器 34 动态反相器 35 延迟 36 功耗,第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的
2、闩锁效应 4.6 版图设计第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元,第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计第八章 集成电路的测试与可测性设计 8.1 引言 8.2
3、 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试,第二部分 实验课 1、数字集成电路（1）不同负载反相器的仿真比较；（2）静态CMOS逻辑门电路仿真分析；（3）设计CMOS反相器版图；（4）设计D触发器及其版图；（5）设计模16的计数器及其版图（可选）。2、模拟集成电路 设计一个MOS放大电路（可选）。,教学进度表,参考文献1 王志功，景为平，孙玲.集成电路设计技术与工具.南京：东南大学出版社，2007年7月（国家级规划教材）.2（美）R.Jacob Baker,Harry W.Li,David E.Boyce.CMOS Circuit Design,Layout
4、 and Simulation.北京：机械工业出版社，2006.3 陈中建主译.CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.4（美）Wayne Wolf.Modern VLSI Design System on Silicon.北京：科学出版社，2002.5 朱正涌.半导体集成电路.北京：清华大学出版社，2001.6 王志功，沈永朝.集成电路设计基础电子工业出版 社，2004年5月（21世纪高等学校电子信息类教材）.,4.1 引言,第四章 集成电路基本加工工艺及设计规则,20世纪60年代，以热生长二氧化硅膜作为绝缘栅的MOS场效应管制作成功的以后，由于初期MOS工艺技术水平
5、低，工艺重复性和稳定性差，MOS器件一直未能大量生产和应用。到了70年代，MOS工艺走上了飞速发展阶段，在以后的30年中，经历了PMOS、NMOS、HMOS和深亚微米CMOS发展阶段，并成为当代集成电路的主流工艺。,PMOS工艺技术是MOS工艺的起步工艺。选择PMOS工艺不是因为其自身的优点，而是在当时的工艺条件下，PMOS器件容易制作。1972年以后，由于能生产低表面态密度，性能稳定的SiO2薄膜，再加之等平面工艺技术的发明，使得具有很多优点的NMOS工艺技术得到迅速发展。20世纪80年代，CMOS技术逐步取代了NMOS技术，占据了统治地位。,4.2 集成电路基本加工工艺,4.2.1 半导体
6、晶体材料的制备,图4.2.1 硅晶圆与晶圆片,4.2.2 版图与制版,设计与工艺制造之间的接口是版图。版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。,图4.2.2 晶圆片上的若干集成电路芯片,4.2.3 图形转换（光刻与刻蚀工艺）,（a）曝光,（b）显影,（c）腐蚀,（d)去胶图4.2.3 图形转换,4.2.4 掺杂,将需要的杂质掺入特定的半导体区以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等。掺杂工艺分扩散和离子注入两种
7、。,1、扩散 扩散掺杂就是利用原子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向硅中扩散并形成一定的分布，所以也称为扩散掺杂。一般施主杂质元素有磷（P）、砷（As）等，受主杂质元素有硼（B）、铟（C）等。掺杂后硅中的杂质浓度大小与分布是温度和时间的函数，所以控制温度和扩散时间是保证质量的两大要素。,2、离子注入 离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子注入的深度(平
8、均射程)较浅且浓度较大，必须重新使它们再分布。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450950之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。离子注入工艺是20世纪70年代才进入工业应用阶段的。离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。,4.2.5 金属化工
9、艺,金属化工艺主要是完成电极、焊盘和互连线的制备。用于金属化工艺的材料有金属铝、铝-硅合金、铝-铜合金，重掺杂多晶硅和难熔金属硅化物等。金属化工艺是一种物理气相淀积，需要在高真空系统中进行，常用的方法有真空蒸发法和溅射法。,（a）淀积一层金属铝,（b）刻蚀不需要的铝4.2.4 金属化工艺,4.2.6 氧化工艺,氧化工艺就是制备二氧化硅（SiO2）层。二氧化硅是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应。它在集成电路加工工艺中有许多作用，（1）在MOS电路中作为MOS器件的绝缘栅介质，是MOS器件的组成部分；（2）扩散时的掩蔽层，离子注入的阻挡层（有时与光刻胶
10、、Si3N4层一起使用）；（3）作为集成电路的隔离介质材料；（4）作为电容器的绝缘介质材料；（5）作为多层金属互连层之间的介质材料；（6）作为对器件和电路进行钝化的钝化层材料。氧化工艺有热氧化法、化学气相淀积法、热分解淀积法和溅射法。,4.2.7 自对准工艺,（a）形成薄氧化层,（b）加工多晶硅,（c）去掉不需要的薄二氧化硅,（d）利用自对准作用掺杂图4.2.5 自对准工艺,4.3 CMOS工艺流程,4.3.1 CMOS工艺技术,实现CMOS电路的工艺技术有多种，主要的三种CMOS工艺分别是p阱工艺、n阱工艺和双阱工艺，如图（a）、（b）和（c）所示。,（a）P阱工艺,（b）N阱工艺,（c）双
11、阱工艺图4.3.1 三种CMOS工艺,4.3.2 CMOS工艺流程举例,图4.3.2 NMOS晶体管版图,图4.3.3 N阱工艺CMOS反相器版图,（a）N阱（N-Well）,（b）有源区（Active）,（c）多晶硅（Polisilicon）栅极,（d）N掺杂区,（e）P掺杂区,（f）接触孔（Contact）,（g）金属连线（Metal）图4.3.4 CMOS工艺流程,4.4 设计规则版图设计规则的概念,设计规则是集成电路设计与制造的桥梁。如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的
12、。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。,4.4.2 设计规则的表示方法,1以微米为单位也叫做“自由格式”每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；简化度不高。目前一般双极型集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。
13、这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。,2以为单位也叫做“规整格式”它把大多数尺寸（间距、覆盖、露头等等）约定为的倍数，各个最小允许尺寸当然也表示成的整倍数。与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大偏差，它等于最小栅长度的一半。也就是说，如果一条工艺线的特征尺寸是X（单位为um），则2=X，如对于一条 0.25 um的工艺线，2=0.25 um。这种表示方法的优点在于它使版图设计独立于工艺和实际尺寸，便于人们实现MOS工艺“按比例缩小”
14、的集成电路设计原则。的值可以随着工艺水平提高而减小，人们可以根据情况重新定义的值。,4.5 CMOS反相器的闩锁效应（Latch-Up）,Latch-Up(锁定)是CMOS存在一种寄生电路的效应，寄生的元件使得在VDD和VSS之间建立了低阻导电通道，并导致器件损坏，或者至少系统因电源关闭而停摆。实际上，在VDD和VSS之间有两个寄生晶体管和电阻形成通路，N阱工艺中出现的闩锁效应如图所示。如果有足够朋的衬底电流流动，则在RS两端产生足够的电压打开晶体管T1，这时将通过RP吸收电流。如果电压的升高足够大，T2也将导通，在电源线之间建立起再生并保持的低阻通道。如果两个晶体管的电流乘积 1，闩锁效应就
15、会发生。图给出图的等效电路图。,4.5 CMOS反相器的闩锁效应（Latch-Up）,图4.5.1 N阱工艺中的闩锁效应,图闩锁效应电路模型,这种效应是早期CMOS技术不能被接受的重要原因之一。在制造更新和充分了解电路设计技巧之后，这种效应已经可以被控制了。我们可以加上衬底接点(Substrate Contact)，它可以有效减少Rs、Rw电阻值。在现在大部分的制造中设计者并不需要太担心Latch-Up的问题，只要设计时使用充分的衬底接点。事实上，现在要分析出加多少的衬底接点就可以避免Latch-Up这个问题是很难的。,4.6 版图设计,4.6.1 版图与棍图,图4.6.1 棍图与版图的关系,
16、（a）电路图,（b）一种棍图,（c）另一种棍图,图4.6.2 棍图与版图的关系,（a）电路图,（b）版图,4.6.2 版图设计技巧,1布局要合理（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。（2）特殊要求的单元是否安排合理，如P阱与PMOS管和漏源P+区离远一些，有利于抑制闩锁效应（Latch-up），尤其是输出级更应该注意。（3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。（4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。,2单元配置恰当（1）芯片面积降低10%，管芯成品率/圆片可提高1520%。（2）多用并联形式，如或非门，少用串
17、联形式，如与非门。（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整。3布线合理（1）布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。（2）扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。（3）长连线选用金属。（4）多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。,4CMOS电路版图设计对布线和接触孔的特殊要求（1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。采用接衬底的环行VDD布线。增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。对每一个
18、VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。尽量使VDD、VSS接触孔的长边相互平行。接VDD的孔尽可能离阱近一些。接VSS的孔尽可能安排在阱的所有边上（P阱）。（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂 导致杂质补偿，使多晶硅。（3）金属间距应留得较大一些（3或4）因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。,5双层金属布线时的优化方案（1）全局电源线、地线和时钟线用第二层金属线。（2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。（3）尽可能使两层金属互相垂直，,
