《多路彩灯控制器的设计与分析.ppt》由会员分享，可在线阅读，更多相关《多路彩灯控制器的设计与分析.ppt（26页珍藏版）》请在三一办公上搜索。
1、第2章 多路彩灯控制器的设计与分析,2.1 系统设计要求2.2 系统设计方案 2.3 主要VHDL源程序 2.4 系统仿真/硬件验证 2.5 设计技巧分析2.6 系统扩展思路,2.1 系统设计要求,今需设计一个十六路彩灯控制器，6种花型循环变化，有清零开关，并且可以选择快慢两种节拍。,2.2 系统设计方案,根据系统设计要求可知，整个系统共有三个输入信号：控制彩灯节奏快慢的基准时钟信号CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关CHOSE_KEY；共有16个输出信号LED15.0，分别用于控制十六路彩灯。据此，我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路SXKZ和显示控制
2、电路XSKZ，整个系统的组成原理图如图2.1所示。,图2.1 彩灯控制器组成原理图,2.3 主要VHDL源程序,2.3.1 时序控制电路的VHDL源程序-SXKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC;CLK_IN:IN STD_LOGIC;,CLR:IN STD_LOGIC;CLK:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE ART OF SXKZ I
3、S SIGNAL CLLK:STD_LOGIC;BEGIN PROCESS(CLK_IN,CLR,CHOSE_KEY)IS VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN IF CLR=1 THEN-当CLR=1时清零，否则正常工作,CLLK=0;TEMP:=000;ELSIF RISING_EDGE(CLK_IN)THEN IF CHOSE_KEY=1 THEN IF TEMP=011 THEN TEMP:=000;CLLK=NOT CLLK;ELSE TEMP:=TEMP+1;END IF;,-当CHOSE_KEY=1时产生基准时钟频率的1
4、/4的时钟信号，否则产生基准时钟-频率的1/8的时钟信号 ELSE IF TEMP=111 THEN TEMP:=000;CLLK=NOT CLLK;ELSE,TEMP:=TEMP+1;END IF;END IF;END IF;END PROCESS;CLK=CLLK;END ARCHITECTURE ART;,2.3.2 显示控制电路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;LED:OUT STD_LOGIC_V
5、ECTOR(15 DOWNTO 0);END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ IS,TYPE STATE IS(S0,S1,S2,S2,S4,S5,S6);SIGNAL CURRENT_STATE:STATE;SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS(CLR,CLK)IS,-六种花型的定义 BEGIN IF CLR=1 THEN CURRENT_STATE FLOWER FLOWER=F1;CURRENT_STATE=S2;,WHEN S2=FLOWER FLOWER FLOWE
6、R FLOWER=F5;,CURRENT_STATE FLOWER=F6;CURRENT_STATE=S1;END CASE;END IF;END PROCESS;LED=FLOWER;END ARCHITECTURE ART;,2.3.3 整个电路系统的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CDKZQ IS PORT(CLK_IN:IN STD_LOGIC;CLR:IN STD_LOGIC;CHOSE_KEY:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(15 DOWNT
7、O 0);END ENTITY CDKZQ;,ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC;CLK_IN:IN STD_LOGIC;CLR:IN STD_LOGIC;CLK:OUT STD_LOGIC);END COMPONENT SXKZ;COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;,LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END COMPONENT XSKZ;SIGNAL S1:ST
8、D_LOGIC;BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1);U2:XSKZ PORT MAP(S1,CLR,LED);END ARCHITECTURE ART;,2.4 系统仿真/硬件验证,2.4.1 系统的有关仿真 时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图2.2、图2.3和图2.4所示。,图2.2 时序控制电路SXKZ仿真图,图2.3 显示控制电路XSKZ仿真图,图2.4 整个电路系统CDKZQ仿真图,2.4.2 系统的硬件验证 系统通过仿真后，我们可根据自己所拥有的EDA实验开发系统进行编程下载和
9、硬件验证。考虑到一般EDA实验开发系统提供的输出显示资源有限，我们可将输出适当调整后进行硬件验证。,2.5 设计技巧分析,(1)在时序控制电路SXKZ的设计中，利用计数器计数达到分频值时，对计数器进行清零，同时将输出信号反向，这就非常简洁地实现了对输入基准时钟信号的分频，并且分频信号的占空比为0.5。,(2)在显示控制电路XSKZ的设计中，利用状态机非常简洁地实现了六种花型的循环变化，同时利用六个十六位常数的设计，可非常方便地设置和修改六种花型。(3)对于顶层程序的设计，因本系统模块较少，既可使用文本的程序设计方式，也可使用原理图的设计方式。但对于模块较多的系统，最好使用文本的程序设计方式。,2.6 系统扩展思路,(1)在彩灯的快慢节奏的控制上，若去掉快慢节奏控制开关，如何控制快慢节奏的交替变化。(2)设计外围电路：系统用方波信号源、直流工作电源、彩灯控制的驱动电路。(3)若为课程设计，除要求设计调试程序、外围电路外，还可要求设计、制作整个系统，包括PCB的制作。,
