触发器的原理及各种触发器的特点应用.ppt

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1、4.1 概述 触发器是一种典型的具有双稳态暂时存储功能的器件。在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能存储一位二进制的基本单元电路，称为触发器。,4.2 基本RS触发器4.2.1 电路组成 基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端 和。,(a)逻辑图(b)逻辑符号(c)逻辑符号

2、 图4.1 基本RS触发器,4.2.2 功能分析 触发器有两个稳定状态。为触发器的原状态(初态)，即触发信号输入前的状态；为触发器的现态(次态)，即触发信号输入后的状态。其功能用状态表、特征方程式、逻辑符号图以及状态转换图、波形图描述。,1.状态表如图4.1(a)可知，有，。从表4.1中可知，该触发器有置“0”、置“1”功能。R与S均为低电平有效，可使触发器的输出状态转换为相应的0或1。RS触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。当R、S均为低电平时有两种情况：当R=S=0，=1，违反了互补关系；当RS由00同时变为11时，则()输出不能确定。,2.特性

3、方程根据表4.1画出卡诺图如图4.2所示，化简得,图4.2 卡诺图,3.状态转换图 如图4.3所示，图中圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上的标注表示状态转换的条件。,图4.3 状态转换图,4.波形图 如图4.4所示，画图时应根据功能表来确定各个时间段 与 的状态,图4.4 波形,综上所述，基本RS触发器具有以下特点：它具有两个稳定状态，分别为“1”和“0”，称双稳态触发器。(2)给 和 端同时加负脉冲，在负脉冲存在期间，由于、端均为低电平，因此门1和门2输出 和 均为高电平；在负脉冲同时消失(即、同时恢复高电平)后，触发器的新态是“0”还是“1”，与门1、门2翻转快慢有关，逻

4、辑状态不能确定，因此这种情况应该避免。(3)“与非”门构成的基本RS触发器的功能，可简化为表4.2所示的基本RS触发器功能表。,4.2.3 课题与实训：基本RS触发器功能测试1.实训任务(1)“与非”门组成基本RS触发器功能测试。(2)“或非”门组成基本RS触发器功能测试。2.实训要求(1)掌握由“与非”门、“或非”门组成基本RS触发器的逻辑功能。(2)按照测试要求如表4.3、表4.4所示完成测试内容。3.实训设备及元器件(1)数字电子技术学习机。(2)CD4011、CD4001。,4.测试内容 测试电路如图4.5所示，由“与非”门和“或非”门组成基本RS触发器。,(a)“与非”门构成基本RS

5、触发器(b)“或非”门构成基本RS触发器 图4.5 测试电路,4.3 同步触发器 4.3.1 同步RS触发器 1.电路组成 同步RS触发器的电路组成如图4.6所示。图4.6中、是直接置0、置1端，用来设置触发器的初状态。,(a)逻辑电路(b)逻辑符号 图4.6 同步RS触发器,2.功能分析 同步RS触发器的逻辑电路图和逻辑符号如图4.6所示。当=0,时，Q与 保持不变；当，代入基本RS触发器的特征方程得：,功能表及状态图如表4.5和图4.7所示。,图 4.7 状态图,同步RS触发器的、均为高电平有效，触发器状态才能改变。与基本RS触发器相比，对触发器增加了时间控制，但其输出的不定状态直接影响触

6、发器的工作质量。,4.3.2 同步 JK 触发器1.电路组成 同步JK触发器的电路组成如图4.8所示。,(a)逻辑电路(b)逻辑符号 图4.8 同步JK触发器,2.功能分析按图4.8(a)所示的逻辑电路，同步JK触发器的功能分析如下：,当 时，触发器的状态保持不变。当 时，将，代入,可得即同步JK触发器的特征方程为(4-3),在同步触发器功能表基础上，得到JK触发器的状态如图4.9所示。功能表如表4.6所示。,图4.9 状态图,从表4.6中可知：(1)当，时，触发器置“0”。(2)当，时，触发器置“1”。(3)当，时，触发器保持原状态不变。(4)当，时，触发器和原来的状态相反，称翻转或称计数。

7、,计数就是每输入一个时钟脉冲CP，触发器的状态变化一次，电路处于计数状态，触发器状态翻转的次数与CP脉冲输入的个数相等，以翻转的次数记录CP的个数。波形如图4.10所示。,图4.10 J=K=1波形,4.3.3 同步D触发器1.电路结构 为了避免同步RS触发器同时出现R和S都为1的情况，可在R和S之间接入非门，这种单输入的触发器称为D触发器，如图4.11所示。,2.功能分析在CP=0时，触发器的状态保持不变。在CP=1时，如D=1时，=0，触发器翻转到1状态，即，如 时，触发器翻转到0状态，即。由此列出同步D触发器的特性表如表4.7所示。,(a)逻辑电路(b)逻辑符号 图4.11 同步D触发器

8、和逻辑符号,由功能表得出同步D触发器的逻辑功能如下：当CP由0变为1时，触发器的状态翻转到和D的状态相同；当CP由1变为0时，触发器保持原状态不变。,根据表画出D触发器 的卡诺图，如图4.12所示。由该图可得,(4-4),图4.12 同步D触发器的卡诺图,由功能表得出D触发器的状态转换图如图4.13所示。,图4.13 同步D触发器的状态转换图,3.同步触发器的“空翻”在CP为高电平1期间，如同步触发器的输入信号发生多次变化时，其输出状态也会相应发生多次变化，这种现象称为触发器的“空翻”。图4.14所示为同步触发器的“空翻”波形。,图4.14 同步D触发器的“空翻”波形,4.4 边沿触发器 边沿

9、触发器只有在时钟脉冲CP上升沿或下降沿到来时刻接收输入信号，这时电路才会根据输入信号改变状态，而在其他时间内，电路的状态不会发生变化，从而提高了触发器的工作可靠性和抗干扰能力，它没有“空翻”现象。,4.4.1 边沿JK触发器1.电路组成边沿JK触发器的逻辑电路和逻辑符号如图4.15所示。,(a)逻辑电路(b)逻辑符号 图4.15 边沿JK触发器,2.功能分析 边沿JK触发器电路在工作时，要求其“与非”门G3、G4的平均延迟时间tpd1比“与或非”门构成的基本触发器的平均延迟时间tpd2要长，起延时触发作用。,在CP=1期间，“与或非”门输出，(，)，所以触发器的状态保持不变。此时“与非”门输出

10、，。(2)当CP下降沿到来，即CP=0时，由于tpd1 tpd2，则两个“与或非”门中的A“与”门和D“与”门结果都为0，此时，“与或非”门变为基本RS触发器。(3)CP=0期间，“与非”门G3、G4输出结果Q4=Q3=1，此时触发器的输出 将保持状态不变。(4)CP上升沿到来，CP=1，则“与或非”门恢复正常，保持状态不变。,由上述分析得出此触发器是在CP脉冲下降沿按 特征方程式进行状态转换，故此触发器为下降沿触发的边沿触发器。其状态表、状态图与同步JK触发器相同，只是逻辑符号和时序图不同。图4.15(b)所示为下降沿触发的JK触发器的逻辑符号。,3.集成JK触发器 1)74LS112的管脚

11、排列和逻辑符号 74LS112为双下降沿JK触发器，其管脚排列及逻辑符号如图4.16所示。,(a)管脚排列(b)逻辑符号 图4.16 74LS112管脚排列,2)逻辑功能 74LS112芯片由两个独立的下降沿触发的边沿JK触发器组成，表4.8所示为其功能表，由该表可以看出74LS112有以下主要功能。,(1)异步置0。当，时，触发器置0，它与时钟脉冲CP及J、K的输入信号无关。(2)异步置1。当，时，触发器置1，它也与时钟脉冲CP及J、K的输入信号无关。(3)保持。取，如 时，触发器保持原来的状态不变。即使在CP下降沿到来时，电路状态也不会改变。,(4)置0。取，如，在CP下降沿到来时，触发器

12、翻转到0状态，即置0，。(5)置1。取，如，在CP下降沿到来时，触发器翻转到1状态，即置1，。(6)计数。取，如 时，则每输入1个CP的下降沿，触发器的状态变化一次，这种情况常用来计数。,【例4-1】图4.17所示为集成JK触发器74LS112的CP、D、和 的输入波形，试画出它的输出端Q的波形。设触发器的初始状态Q=0。解：,图4.17 例4-1图,3)74LS112的应用实例 图4.18所示为74LS112构成的多路公共照明控制电路，为安装在不同处的按钮开关，不同的地方都能独立控制路灯的亮和灭。,图4.18 多路控制公共照明灯电路,4.4.2 边沿D触发器1.逻辑功能 图4.19所示为边沿

13、D触发器的逻辑符号，D为信号输入端，框内“”表示动态输入，它表明用时钟脉冲CP上升沿触发，只有在CP上升沿到达时才有效。它的逻辑功能与同步D触发器相同，它的特性方程为,(a)上升沿触发的边沿D触发器(b)下降沿触发的边沿D触发器 图4.19 边沿D触发器的逻辑符号,边沿D 触发器的特点是：在CP=0、下降沿、CP=1期间，输入信号都不起作用，只有在CP上升沿或下降沿时刻，触发器才会按其特性方程改变状态，因此边沿D触发器没有“空翻”的现象。边沿D触发器中设置有异步输入端、,用于将触发器直接置0或置1。,2.集成边沿D触发器74LS74介绍 图4.20所示为TTL集成边沿D触发器的引脚排列。,图4

14、.20 74LS74的引脚排列,74LS74内部包含两个带有清零端 和预置端 的触发器，它们都是CP上升沿触发器的边沿D触发器，异步输入端 和 为低电平有效，其功能表如表4.9所示，表中符号“”表示上升沿，“”表示下降沿。由表4.7可以看出74LS74有以下功能：(1)异步置0。当、时，触发器置0,它与时钟脉冲CP及 D 端的输入信号没有关系。,(2)异步置1。当、时，触发器置1，。(3)置0。当，如D=0，则在CP由0跳变到1时，触发器置0，。(4)置1。当，如D=1，则在CP由0跳变到1时，触发器置1，。(5)保持。当，在CP=0时，这时不论D端输入信号为0还是1，触发器都保持原来的状态不

15、变。,【例4-2】图4.21所示为集成D触发器74LS74的CP、D、和 的输入波形，试画出它的输出端Q的波形。设触发器的初始状态Q=0。解:,图4.21 例4-2图,3.74LS74的应用实例 图4.22所示是利用74LS74构成的同步单脉冲发生电路。该电路借助CP产生两个起始不一致的脉冲，再由一个“与非”门来选通，变成一个同步单脉冲发生电路。图4.22(b)所示是电路的工作波形，从波形图可以看出，电路产生的单脉冲与CP脉冲严格同步，且脉冲宽度等于CP脉冲的一个周期，电路的正常工作不受开关S的机械抖动产生的毛刺影响，因此，可以应用于设备的启动或系统的调试与检测。,(a)电路(b)工作波形 图

16、4.22 同步单脉冲发生电路,4.5 不同触发器的转换 4.5.1 JK触发器转换成D、T触发器 JK触发器的特征方程为 1.JK触发器转换成D触发器 D触发器的特征方程为,(4-5),(4-6),对照式(4-5)，对式(4-6)变换得,(4-7),比较式(4-5)和式(4-7)，可见只要取J=D，就可以把JK触发器转换成D触发器。图4.23(a)是转换后的D触发器电路。转换后，D触发器的CP触发脉冲与转换前JK触发器的CP触发脉冲相同。,(a)D触发器(b)T触发器(c)T触发器 图4.23 JK触发器转换成D、T和T触发器,2.JK触发器转换成T触发器 T触发器的特征方程为,(4-8),比

17、较式(4-5)和式(4-8)，可见只要取J=K=T，就可以把JK触发器转换成T触发器。图4.23(b)是转换后的T触发器电路。,3.T触发器 如果T触发器的输入端T=1，则称它为T触发器，如图4.23(c)所示。T触发器也称为一位计数器，在计数器中应用广泛。,4.5.2.D触发器转换成JK、T和T触发器 由于D触发器只有一个信号输入端，且 因此，只要将其他类型触发器的输入信号经过转换后变为D信号，即可实现转换。,1.D触发器转换成JK触发器 令 就可实现D触发器转换成JK触发器，如图4.24(a)所示。2.D触发器转换成T触发器 令 就可以把D触发器转换成T触发器，如图4.24(b)所示。3.

18、D触发器转换成T触发器 直接将D触发器的 端与D端相连，就构成了T触发器，如图4.24(c)所示。D触发器到T触发器的转换最简单，计数器电路中用得最多。,图4.24 D触发器转换成JK、T和T触发器,(b)T触发器(c)T触发器 图4-24 D触发器转换成JK、T和T触发器,本章小结(1)触发器是数字电路中极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态，无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。(2)触发器的逻辑功能可以用特征方程、状态表、卡诺图、状态图和波形图等方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑参数，在分析和设计时序逻辑电路时常用来判断电路状态转换的依据。(3)各种不同逻辑功能触发器的特性方程为,RS触发器：，其约束条件为。JK触发器：。D触发器：。T触发器：。T触发器：。同一种功能的触发器，可以用不同的电路结构形式来表现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。,