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1、1,Altium Designer FPGA系统设计培训Altium Designer FPGA System Design Training,Altium Designer 跨平台FPGA设计解决方案,Editor:Drogy Hua,2,PCB与FPGA设计的系统集成,Altium Designer将传统的PCB设计与数字逻辑电路设计及基于FPGA的嵌入式软件设计集成起来，突破了传统板级设计的界限；从而使系统电路设计、验证及CAM输出功能结合在一起。PCB与FPGA引脚的双向同步功能，充分诠释了Altium公司为主流设计人员提供易学、易用的EDA设计工具的一贯理念。同时，基于FPGA的片上
2、可编程系统设计（SOPC）功能的引入，更加弱化了软硬设计的差异，为传统的电子设计拓宽了应用领域。,3,Altium Designer 之数字逻辑设计,系统控制功能数字逻辑电路设计FPGA设计仿真虚拟仪器,4,系统控制功能,设计流程的图形化通过系统界面自动调用FPGA厂商提供的工具进行布局及布线设计环境中的集中过程监控提供及时的反馈从而实现交互式设计方法Altium称这种交互式设计方法为“LiveDesign”,5,文件和项目管理,综合，布局及布线,下载的过程控制,物理或硬设备链,逻辑或软 设备链,Nexus 元件层次,FPGA系统控制界面,6,系统控制功能,提供综合及器件编程控制提供物理硬件访
3、问及边界扫描(boundary scan)多个Nanoboard开发板可被连接在一起,JTAG或称 硬链,7,系统控制功能,JTAG 硬链使你可与Nanoboards开发板上物理设备互动,JTAG 或称 硬 链,8,系统控制功能,支持Nexus 协议的虚拟仪器与PC间通讯,虚拟仪器,Nexus 或称 软 链,9,系统控制功能,Protel 2004 虚拟仪器:逻辑分析仪内存容量从1K到几 MB频率发生器频率计数器IO模块单座,双座,四座,10,系统控制功能,Nexus链路元件层次,11,系统控制功能,系统级硬件调试过程,12,Altium Designer 之数字逻辑设计,系统控制功能数字逻辑
4、电路设计FPGA设计仿真虚拟仪器,13,数字逻辑电路设计,Altium Designer Protel2004集成一个高效、通用的跨平台可编程数字逻辑器件开发工具，为数字逻辑器件设计提供了许多方便快捷的设计手段；Altium Designer Protel2004支持原理图(Schematic)及硬件描述语言（包括：VHDL和Verilog HDL）的设计输入模式；Altium Designer Protel2004提供对设计的功能性仿真、系统仿真、时序分析及实时验证等功能；Altium Designer Protel2004为用户系统设计提供丰富的跨器件平台的预综合及验证的IP内核，支持用户
5、创建通用的IP内核；Altium Designer Protel2004为用户提供自动测试平台生成器；Altium Designer Protel2004支持对可编程数字逻辑器件引脚约束定义的导入，包括Altera、Xilinx、Actel等器件原厂商开发工具下的引脚定义文件;,14,数字逻辑电路设计,FPGA设计中所用的 IP元件,15,数字逻辑电路设计,对目标FPGA进行综合,EDIF元件详述,1.由VHDL 上产生图表符(Sheet Symbol),2.创建预先合成元件,创建 IP元件两种方法:,只要系统综合一次，VHDL就综合一次,整个系统综合期间，EDIF元件被用作暗箱,16,数字逻
6、辑电路设计 之IP Core,创建预先合成的IP内核器件由于芯片设计的复杂性和生产面市时间对于保证终端市场的成功率至关重要。设计师不断寻求缩短设计周期的方法。以及更有效的设计方式。随着我们步入系统级芯片时代，利用IP内核和可编程逻辑进行设计复用显得日趋重要。IP资源复用（IP Reuse）是指在集成电路设计过程中，通过继承、共享或购买所需的如知识产权内核，然后再利用EDA工具进行设计、综合和验证。从而加速流片设计过程，降低开发风险。IP Reuse 已逐渐成为现代集成电路设计的重要手段，在日新月异的各种应用需求面前，超大规模集成电路设计时代正步入一个IP整合的时代。IP Reuse不仅仅应用于
7、专用集成电路设计，对基于FPGA的嵌入式系统设计领域而言，更是具有举足轻重的地位。Altium Designer为广大的工程师提供了一个设计IP Core的平台，可以采用原理图和HDL语言相结合的方式进行设计的捕获，并且根据不同的配置对同一个IP Core进行综合，以生成针对不同FPGA的IP Core。,17,数字逻辑电路设计 之IP Core,关于EDIFEDIF就是英文Electronic Design Interchange Format的简写，即电子设计交换格式。作为原始的在电子设计工具间传递集成电路设计信息的标准数据格式。最新的EDIF版本为1996年ANSI/EIA 682-19
8、96，即4.0版本；更多信息请参考官方网站Altium Designer将EDIF作为设计综合阶段的一部分并且可以被应用在后续的FPGA布局/布线工具中。通过产生EDIF文件，从而与标准化相一致。ANSI/EIA：美国国家标准化组织/电子工业联合会,18,数字逻辑电路设计 之IP Core,通过实例创建一个新的IP Core选择菜单File-New-Project-Core Project命令，创建新的内核工程，并保存工程为KeyPadScanner.PrjCor。创建或者添加用于完成IP Core所需要的原理图，右键点击该工程，选择Add Existing to Project，选择在安装目
9、录下ExamplesFPGA ProcessorsI2C DAC and ADC TSK165KeyPadScanner.SchDoc，此时该原理图文档被添加到工程中，并保存。用户也可以根据自己的需要，修改原理图或者添加HDL描述文件。,19,数字逻辑电路设计 之IP Core,设置工程选项，选择菜单Project-Project Option，单击Options选项，选中Core Project Options下的两个复选框。创建IP Core时所产生的EDIF文件将以ZIP文件的形式保存，因此需要创建一个文件夹来保存这些EDIF网表，针对任何设计进行综合时，系统会从此文件夹搜索相应的EDI
10、F网表，此文件夹可创建在硬盘的任何地方，本例中取名为EDIF。,20,数字逻辑电路设计 之IP Core,选择菜单Tools-FPGA Preferences，选中FPGA下的Synthesis，然后在窗口右侧User Presynthesized model folder下指定相应的文件夹。,21,数字逻辑电路设计 之IP Core,创建配置及约束文件，该步骤可以使您的IP Core适应不同的目标器件，一个约束文件将会对应一个目标FPGA器件，本例中将会创建两个配置，所以此IP Core将用于两种不同的目标FPGA器件。用右键点击工程，在弹出菜单中选择Add New to ProjectCo
11、nstraint，新的约束文件将会被打开，名为*.constraint。在Constraint编辑环境下，选择菜单Design-Add-Modify Part Constraint，将会弹出物理器件的对话框，接下来选择Xilinx SpartanIIE型号的芯片。另存文件名为SpartanIIECore.Constraint,22,数字逻辑电路设计 之IP Core,在工程栏中，打开原理图文件，返回到原理图编辑环境下，选择菜单Design-Synthesize all Configurations，系统会自动产生中的VHDL文件和用于布局布线的EDIF网表文件，以及综合后的日志文件，所有这些文
12、件都会显示在Generated（配置文件）文件夹里；如果系统信息中报错，则需要返回原理图编辑环境下，修改错误后重新综合。,23,数字逻辑电路设计 之IP Core,选择菜单Design-Publish，系统会将本IP Core工程的Project Outputs文件夹中的所有EDIF文件打包，并把它们拷贝到用户先前指定的EDIF网表文件夹中。在接下来创建用于原理图设计的图表符时，此符号将与前面所产生的EDIF文件建立链接关系，选择菜单Design-Generate Symbol，在弹出的对话框内，用户设定相应的器件参数。,24,数字逻辑电路设计 之IP Core,当成功的创建了一个内核工程后，
13、该项目将可以直接应用在其他的项目设计中。这将简化项目设计的复杂度。然后，还可以通过器件的属性栏中，编辑器件的引脚信息。,25,Altium Designer 之数字逻辑设计,系统控制功能数字逻辑电路设计FPGA设计仿真虚拟仪器,26,FPGA设计仿真,Altium Designer支持VHDL设计的行为仿真，该功能将用于FPGA中数字电路的前期功能验证。在仿真前，需要建立一个VHDL Testbench（即VHDL测试平台）文件。如下图：,27,Altium Designer 之数字逻辑设计,系统控制功能数字逻辑电路设计FPGA设计仿真虚拟仪器,28,虚拟仪器,虚拟仪器Altium Desig
14、ner系统中包含了一个虚拟仪器主机，利用Nexus通讯协议使在大规模可编程逻辑器件内的电路设计更加透明，从而实现快速错误诊断。在Altium Designer中的FPGA Instruments集成库中包含了频率发生器、频率计数器、逻辑分析仪和IO模块四类虚拟仪器。一旦将这些虚拟仪器同目标设计集成在一起，在Devices View窗口中就可以实现实时、交互的调试。,29,虚拟仪器,频率生成器频率生成器将输出一个用户定义频率的且占空比为50%的周期性方波。利用面板上的频率按钮或Other Frequency按钮，可以设定输出频率；如果无法产生指定的频率，面板中将显示错误信息。,30,虚拟仪器,频
15、率计数器频率计数器支持采用三种不同模式（频率值、周期值和脉冲计数）双路输入计数器。,31,虚拟仪器,逻辑分析仪逻辑分析仪可以帮助用户从设计的多个节点上快速采集信号数据，最多可支持对64路信号同时采集。Altium Designer系统的逻辑分析仪分为带内部存储单元和利用外部存储器两中类型。利用外部存储器的逻辑分析仪器最大可采集的数据量取决于FPGA存取区的资源或NanoBoard验证平台上集成的存储器的容量。选择逻辑分析仪工作面板上Digital或Analog按钮，可以输出显示数字或模拟波形。,32,虚拟仪器,IO模块数字IO模块是一款用于监测和使能电路信号的通用工具，可以支持8位或16位信号
16、的输入/输出。利用面板上的模拟LED显示，就可以直观的获取信号线上电平的状态。,33,结束 谢谢大家！,34,Altium2005 Next Step,Altium为设计电子产品和设备的公司提供协同化、集成化、先进的、易用的电子产品开发方案。区别于Mentor、Zuken、Candence，Altium更关注于提供主流设计解决方案。因此，我们的解决方案总能以比较低的花费获取我们最好的产品技术和性能。,35,Appendix B Overview of JTAG,Boundary-Scan standard developed&proposed by Joint Test Action Grou
17、p(JTAG)IEEE1149.1-2001,Standard Test Access Port and Boundary-Scan ArchitectureDefines:Circuitry to implement in the ICStandard interface through which instructions&test data are communicatedSet of test features,including a boundary-scan register to assist with testingA language to allow rigorous de
18、scription of testability featuresStandard available from IEEE at,36,Appendix C Overview of Nexus protocol,IEEE-ISTO 5001 1999,Standard for a Global Embedded Processor Debug InterfaceLeverages IEEE 1149.1 standard interface(JTAG)Defines:Register functionsPin functionsTransfer protocolsStandard downloadable at,
