CPLDFPGA设计中的基本问题.ppt
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1、8.1 有限字长的影响8.2 时钟问题8.3 清零和置位信号8.4 毛刺的产生及消除,第八章 CPLD/FPGA设计中的基本问题,8.1 有限字长的影响,CPLD/FPGA设计时,必须考虑有限字长的影响。有限字长的影响主要带来以下三方面的误差:1、输入量化误差 2、系数量化误差 3、运算量化误差,8.1 有限字长的影响,1、输入量化误差 模拟量在进入CPLD/FPGA器件之前,需要A/D变换,A/D采样时所得到的数值只能用有限字长的二进制代码表示,与真实值之间存在偏差,此偏差就是输入量化误差。输入量化误差可采用提高A/D器件的采样精度来减小。,8.1 有限字长的影响,2、系数量化误差 在用CP
2、LD/FPGA器件设计数字滤波器时,数字滤波器系数必须用二进制代码表示,并按规定位数进行量化。由于量化处理引起量化误差,滤波器实际系数偏离理论计算值,从而使滤波性能变差。这就是系数量化误差对设计带来的不良影响。,8.1 有限字长的影响,3、运算量化误差 运算量化误差也称为运算噪声。在数据处理电路中经常需要进行算术运算,例如将两个N位字长的二进制数做乘法运算,乘法器的输出结果一般用2N位字长表示,这就需要舍位处理,然后再进行下一步运算,否则最终结果的数据宽度是难以想象的。这种由于舍位引入的误差就是运算量化误差。,8.2 时钟问题,一、建立时间和保持时间二、全局时钟 三、门控时钟四、多级逻辑时钟五
3、、行波时钟六、多时钟系统,8.2 时钟问题,一、建立时间和保持时间 建立时间(setup time)是指在触发器的时钟信号有效沿到来以前,数据保持稳定不变的时间。保持时间(hold time)是指在触发器的时钟信号有效沿到来以后,数据必须保持稳定的时间。如果建立时间或保持时间不够,数据将不能被正确输进触发器。一般的CPLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。,8.2 时钟问题,二、全局时钟 驱动同步系统的是全局时钟。对一个设计而言,全局时钟(或同步时钟)是最简单和最可预测的时钟。在CPLD/FPGA设计中最好的时钟方案是:由专用的全局时钟输入引脚驱动的单个主时钟去控制设
4、计中的每一个触发器。因为这种全局时钟能够提供器件中最短的时钟到输出的延时。,8.2 时钟问题,三、门控时钟 在许多应用中,整个设计都采用外部的全局时钟是不可能或不实际的,有时必须要用门控时钟。门控时钟也称阵列时钟,它是由CPLD/FPGA中的组合逻辑产生的。在使用门控时钟时,应仔细地分析时钟函数,以避免毛刺。,8.2 时钟问题,四、多级逻辑时钟 当设计中产生门控时钟的组合逻辑超过一级,即超过单个的与门或者或门时,该设计的可靠性将变得很差。在这种情况下,即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在危险,所以设计中不应该用多级组合逻辑作为触发器的时钟端。,8.2 时钟问题,五、行波时
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