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1、掌握用TOP-DOWN层次设计方法设计数字电路。,一、实验目的,二、实验预习要求,了解TOP-DOWN层次设计方法基本设计思想。,实验五 原理顶图层次化法编程实验,三、实验要求,说明设计过程，输入设计电路，下载测试验证。,四、实验内容,基础实验：1.试用1位全加器模块设计一个7人表决器电路；要求：输入逻辑变量“1”表示“赞同”；“0”表示“反对”，输出逻辑变量“1”表示“通过”；“0”表示“不通过”，当表决器有4个及以上为“1”时，表决“通过”，否则“不通过”，当“通过”时，扬声器发出报警声。提高实验：2.试用4位双向移位寄存器模块设计1个能产生01011序列的信号发生器。,五、实验步骤,1.
2、7人表决器设计,(1)全加器设计,输入设计,编译,时序仿真,入库,(2)7人表决器设计,原理顶图输入设计,编译,时序仿真,2.序列信号发生器,(1)双向移位寄存器设计输入设计编译时序仿真入库(2)序列信号发生器设计原理顶图输入设计编译时序仿真,六、实验报告要求,画出顶层原理图和写出模块程序，总结层次化设计到最后下载测试的整个过程，画出仿真图，总结说明实验结果。,七、参考程序,全加器参考程序,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY QJQ IS PORT(CIN,A,B:IN STD_LOGIC;S,COUT:OUT STD_LOGIC);END QJQ;ARCHITECTURE behav OF QJQ IS,SIGNAL SINT:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL AA,BB:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINAA=0,
