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1、第五章 触发器,5.2 SR锁存器,5.3 电平触发的触发器,5.4 脉冲触发的触发器,5.5 边沿触发的触发器,5.6 触发器的逻辑功能及其描述方法,5.7 触发器的动态特性,本章目录,5.2 SR锁存器,5.1 概述,主要要求：,1.了解触发器的基本特性和作用。,2.了解触发器的类型和逻辑功能的描述方法。,5.1 概述,一、触发器的基本特性和作用,能够存贮1位二值信号的基本单元电路统称为触发器。Flip-Flop，简写为FF，又称双稳态触发器。,第一、有两个稳定状态(简称稳态)，正好用来表示逻辑0和1。或二进制数的0和1。第二、在输入信号作用下，触发器的两个稳定状态可相互转换(称为状态的翻
2、转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。一个触发器可存储 1 位二进制数码.,1.基本特性,2.触发器的作用,触发器有记忆功能，由它构成的电路（如时序逻辑电路）在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路（如组合逻辑电路）在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。,触发器和门电路是构成数字电路的基本单元。,二、触发器的类型,1.根据逻辑功能不同分为：,RS触发器 D触发器 JK触发器 T触发器 T触发器,2.根据触发方式不同分为：,同步触发器 边沿触发器 主从触发器,3.根据电路结构不同分
3、为：,基本RS触发器 同步触发器 主从触发器 边沿触发器,三、触发器逻辑功能的描述方法,主要有特性表、特性方程、驱动表（又称激励表)、状态转换图和波形图(又称时序图)等。,5.2 SR锁存器一、电路结构与工作原理1.电路结构,表示SD 和RD 的“1”信号同时消失后，Q*不定。所以正常工作下，应遵循：SDRD=0的约束条件。,3.根据工作原理得到真值表,两个或非门接成反馈，将两个或非门的输出端分别引入到对方的输入端用来置0或1。定义：Q=1，Q=0 为“1”状态；Q=0，Q=1 为“0”状态。RD为置0输入端，SD为置1输入端。若RD、SD为原变量，则表示高电平置0、置1有效；若RD、SD为反
4、变量，即RD、SD则表示低电平置0、置1有效；,2.工作原理,二、动作特点 在任何时刻，输入都能直接改变输出的状态。,例：两个与非门接成反馈，将两个与非门的输出端分别引入到对方的输入端用来置0或1。,表示 SD 和 RD 的“0”信号同时消失后，Q*不定。所以正常工作下，应遵循：SD+RD=1的约束条件。,由两个与非门接成的锁存器电路及时序图为：,5.3 电平触发的触发器,实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端 CP（书中用CLK，即Clock）。,CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。,具有
5、时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。,电平触发的RS触发器是其中最简单的一种，而RS锁存器称为异步触发器。,一、电路结构与工作原理,输入控制门+基本RS触发器(锁存器)。只有触发信号CLK到达，S和R才起作用。,1.电路结构,2.工作原理,(1).CP=0 时，G3、G4被封锁，输入信号R、S不起作用。基本 RS 触发器（锁存器）的输入均为1本，触发器状态保持不变。,(2).CP=1 时，G3、G4 解除封锁，将输入信号R和S取非后送至基本RS触发器的输入端。,R、S信号高电平有效。,在某些应用场合，有时需要在 CLK 的有效电平到达之前预先将触发器置成指定的状态，为此，在实用
6、的电路上往往还设置有异步置1输入端 SD 和异步置0 输入端RD，如图：只要在SD 或RD 输入端加入低电平，即可立即将触发器置1 或置0，而不受时钟信号的控制。因此，将SD 称为异步置位(置1)端，将 RD 称为异步复位(置0)端。触发器在时钟信号控制下正常工作时SD=RD=1。,例：试对应输入波形画出下图中 Q 端波形。,3.电平触发RS 触发器的特性表与特性方程,电平触发RS触发器Qn+1的卡诺图,特性方程,特性方程指触发器次态与输入信号和电路原有状态之间的逻辑关系式。,化简后得：,二、动作特点 在CLK=1的全部时间里，S 和 R的变化都将引起输出状态的变化。且在CLK=1 期间，Q
7、和 Q 可能随S、R变化多次翻转。,三、电平触发的 D 触发器,为了能适应单端输入信号的需要，在一些集成电路产品中把下图中(a)图改接成(b)图的形式，可得到电平触发的D触发器。,1.电路结构,2.工作原理,通过实例来阐述工作原理。,解：,例 试对应输入波形画出下图中 Q 端波形(设触发器初始状态为 0)。,CP=0，同步触发器状态不变,CP=1，同步 D 触发器次态跟随 D 信号,同步触发器在CP=1 期间能发生多次翻转，这种现象称为空翻。,3.D 触发器的特性表、特性方程、驱动表和状态转换图,由触发器现态和次态的取值来确定输入信号取值的关系表，又称激励表。,用圆圈及其内的标注表示电路的所有
8、稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件。,它们是触发器逻辑功能的不同描述方法，也是时序逻辑电路逻辑功能的描述方法。,特性方程,Qn+1=D,无约束,Qn+1 在 D=0 时就为 0，与 Qn 无关。,Qn+1 在 D=1 时就为 1，与 Qn 无关。,3.D触发器的特性表、特性方程、驱动表和状态转换图(续),同步D触发器状态转换图,5.4 脉冲触发的触发器,1.电路结构,提高可靠性，要求每个CLK周期输出状态只能改变1次,一.主从SR触发器,2.工作原理,为解除约束，即使出现S=R=1的情况下，Q*也是确定的。,二.主从JK触发器,1.电路结构,2.工作原理,),(,)
9、,(,*,*,*,=,=,=,=,=,=,Q,clk,Q,Q,clk,K,J,后，“从”,则“主”置,若,则“主”置,若,时，,则,若,1,0,0,1,1,1,4,后，“从”保持，,“主”保持，,时，,则,若,=,=,=,=,=,clk,Q,Q,clk,K,J,0,1,1,0,3,*,*,),(,若,若,(5)列出真值表,二、脉冲触发方式的动作特点,5.5 边沿触发的触发器,为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK 的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器,一、电路结构和
10、工作原理,1、用两个电平触发D触发器组成的边沿触发器,2.利用CMOS传输门的边沿触发器,注意,(1)弄清时钟触发沿是上升沿还是下降沿？,(2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电平有效还是高电平有效？,(4)边沿触发器的逻辑功能和特性方程与同步触发器的相同，但由于触发方式不一样，因此，它们的逻辑功能和特性方程成立的时间不同。边沿触发器的逻辑功能和特性方程只在时钟的上升沿(或下降沿)成立。,(3)异步端不受时钟 CP 控制，将直接实现置 0 或置 1。触发器工作时，应保证异步端接非有效电平。,三、边沿触发器工作波形分析举例,例设触发器初态为 0，试对应输入波形画出 Q1、Q
11、2 的波形。,D 触发器特性方程为 Qn+1=D,功能是翻转,因此,该电路的功能是：在时钟触发沿到达时状态发生翻转，这种功能称为计数功能，相应触发器称为计数触发器。,例设触发器初态为 1，试对应输入波形画出 Q1、Q2 的波形。,解：,1,0,1,0,T 功能,5.6 触发器的逻辑功能及其描述方法,5.6.1 触发器按逻辑功能的分类时钟控制的触发器中，由于输入方式不同（单端，双端输入）、次态（）随输入变化的规则不同。,一、SR触发器1.定义：凡在时钟信号作用下，具有如下功能的触发器称为SR触发器。,2.特性方程,1*,0,1,1,1*,1,1,1,0,1,1,0,0,0,1,0,1,1,0,1
12、,1,0,0,1,1,1,0,0,0,0,0,0,Qn+1,Q,R,S,即,特性表,3.状态转换图,4.符号,二、JK触发器1.定义:凡在时钟信号作用下，具有如下功能的触发器称为JK 触发器。,2.特性方程:,3.状态转换图,4.符号,三、T 触发器,定义：凡在时钟信号作用下，具有如下功能的触发器称为T 触发器。,四、T 触发器,定义：凡在时钟信号作用下，具有如下功能的触发器称为T 触发器。,Q,Q n+1,=,:,2,.,特性方程,五、D 触发器,定义：凡在时钟信号作用下，具有如下功能的触发器称为D 触发器。,。,2,.,特性方程:,逻辑功能：是 与输入及 在CLK 作用后稳态之间的关系（RS,JK,D,T）电路结构形式：具有不同的动作特点（转换状态的动态过程）（同步，主从，边沿）,5.6.2 触发器的五种逻辑功能及其转换,(一)触发器五种逻辑功能的比较,5.7 触发器的动态特性,一、输入信号宽度二、传输延迟时间,一、建立时间二、保持时间,三、传输延迟时间,四、最高时钟频率,
