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1、可编程逻辑器件及EDA技术（数字系统设计）,大纲,可编程器件和EDA技术概述VHDL硬件描述语言典型VHDL设计实例典型数字系统的设计嵌入式SOPC概述,1.1 EDA技术的主要特征,EDA(电子设计自动化)技术以计算机为工作平台，以电子CAD通用软件包为开发环境,以电子系统设计为应用方向的电子产品自动化设计过程,与EDA相关的几个概念“自上而下”的设计方法专用集成电路 ASIC全定制ASIC由设计者定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家去进行掩模制造，做出产品，应用空间：模拟集成电路设计,半定制ASIC约束性的版图设计方法，以牺牲芯片性能为代价来简化设计，缩短开
2、发时间。分为门阵列设计法和标准单元设计法。应用空间：通信领域可编程ASIC（可编程器件）将掩模ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起。应用空间：样品研制或小批量产品开发,硬件描述语言（HDL）用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，适合大规模电子系统的设计。早期的HDLABEL、HDL、AHDL,当前的HDLVHDL,1985年美国国防部正式推出87版VHDL为初始硬件描述语言标准（IEEE STD 1076-1987）；93版VHDL为进一步完善的硬件描述语言标准（IEEE STD 1076-1993）最新的VHDL标准是IEEE STD 1
3、076-2001版目前主流的设计工具可以很好地支持这些版本的VHDL设计。EDA系统框架结构(Framework)一套配置和使用EDA软件包的规范目前主要的EDA系统框架结构Cadence公司的Design Framework Mentor公司的Falcon Framework,特点1遵守国际CFI组织制定的统一技术标准；2将来自不同EDA厂商的工具软件进行优化组合，集成在一个易于管理的统一环境之下；3支持任务之间、设计师之间以及整个产品开发过程中的信息传输与共享,1.2 EDA技术的设计方法电路级设计基于门级描述的单层次设计流程设计输入：确定设计方案，选择合适元器件，根据具体的元器件设计电路
4、原理图第一次仿真：检验设计方案在功能方面的正确性。包括数字电路的逻辑模拟、故障分析，模拟电路的交直流分析、瞬态分析。必须要有元件模型库的支持。PCB板的自动布局布线：仿真通过后，根据原理图产生的电气连接网络表再进行PCB板的自动布局布线,后仿真：检验PCB板在实际工作环境中的可行性。进行PCB后分析，其中包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并可将分析后的结果参数反标回电路图，进行第二次仿真,系统级设计只定义系统的行为特性，不涉及实现工艺，在厂家综合库的支持下，利用综合优化工具将高层次描述转换化为针对某种工艺优化的网络表，轻易实现工艺优化和系统升级,流程系统划分：按照“自上而
5、下”的方法设计输入：采用VHDL语言状态图等方式描述系统，并编译成标准的VHDL文件。功能仿真：检验系统功能设计的正确性。综合优化：将高层次描述转化为硬件电路的关键。对HDL源代码进行综合优化处理，生成门级描述的网络表 相应的厂家综合库。适配前仿真：利用产生的网络表文件进行适配前的时序仿真。适配：将综合后的网络表文件针对某一具体的目标器件进行适配，包括底层器件配置、逻辑分割、逻辑优化、布局布线。,适配后仿真：根据适配后的仿真模型，进行适配后的时序仿真，仿真结果能比较精确地预期实现所描述系统的未来芯片的实际性能。如果仿真结果达不到设计要求，就需要修改VHDL源代码或选择不同速度和品质的器件，直至
6、满足设计要求器件实现：将适配产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA或CPLD中。,1.3 可编程逻辑器件简介从ASIC到FPGA/CPLDASIC专用集成电路（Application Specific Integrated Circuit，ASIC）相对标准集成电路而言，是设计者根据设计需求所设计的在特殊场合使用的集成电路。,标准集成电路具有标准的芯片功能，可以在市场上购买到的通用器件。例如以下器件都属于标准集成电路。1)中央处理单元(CPU)2)存储器（DRAM、SRAM、ROM、EPROM、EEPROM）,3)计算机主板上的南北桥芯片4)显示卡上的绘图芯片,5)运算电
7、路中的加法器、减法器、比较器、数据选择器等6)USB收发器,专用集成电路（ASIC）CPLD和FPGA的先驱，泛指面向专门用途或特定用户而设计制造的集成电路，是片上系统集成（SOC）的基础1)全定制(Full Custom)2)半定制(Semi Custom)门阵列(Gate Array)标准单元(Standard Cell)积木块(Cell Based),ASIC实现设计者根据ASIC厂商提供的标准单元库进行设计，ASIC厂商根据设计生产掩膜，最终制造出ASIC芯片。实现方式：门阵列结构：外围部分是I/O单元，包含了输入和输出缓冲器，有限的晶体管，压焊盘等。内部是基本的逻辑单元或门电路，每个
8、单元均由少量的晶体管组成。,门阵列上所有的晶体管在初始时并不连接，布局设计软件根据给定的设计方案,就会计算出哪些晶体管需要连接。ASIC厂商提供一些未连接的芯片，当设计完成，厂商只需对参与连接的金属层进行照相掩模，并加到芯片上，就可以生产出自己的芯片。,优点：内部电路工作速度快，电路密度高（具有百万个门电路密度的门阵列，其时钟频率能达到数百MHz）在一个芯片上可集成多个功能块，对需求量较大的产品来说，成本低廉。缺点：ASIC的厂商需要时间去制造和测试电路部件。另外，用户要预先承担大笔的费用,即所谓的非重复性工程(Non-Recurring Engineering,NRE)费用，ASIC 生产厂
9、商用这笔费用去启动整个 ASIC 的生产过程。如果这其中存在某一个错误，那么修改这个错误，并重新生产出新的ASIC 芯片就需要花费很长的时间和昂贵的生产费用。,标准单元根据ASIC厂商提供的标准单元库，进行数字逻辑电路设计。优点：设计较为灵活;缺点：设计所需的掩模版层数较门阵列方式多(约十二层以上)。标准单元设计方式，可以使成本降低，但相对地要付出较高的非重复性工程费用，同时生产周期较长。积木式设计 综合了门阵列和标准单元的各自优点来实现器件设计。即以单元的方式来建立逻辑电路中的不同功能模块，如需改变某个模块的设计时，只需改变相应的模版即可，从而大大节省了设计风险和成本，提高了设计效率。,全定
10、制按客户要求，以最佳的电路设计为目标，以期得到一个价格合理且性能优良的产品。缺点是付出高昂的NRE费用和大量的设计人工费用以及较长的设计周期。所以通常只在关键电路的设计上使用。用户可以根据所要开发产品的特点，选择某种适合的设计方式完成设计。,低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高密度，已经有超过400万门的器件EPLD,CPLD,FPGA可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip）,可编程逻辑器件PLD,1.3.2 CPLD器件,MAX7000S系列器件的内部结构,1.3.2 CPLD器件,LA
11、B(logic array block)宏单元(macrocells)扩展乘积项EPT(Expander product terms)可编程连线阵列PIA(programmable interconnect array)I/O控制块IOC(I/O control blocks),每个LAB的输入信号：1）来自通用逻辑输入的PIA的36个信号2）用于寄存器辅助功能的全局控制信号3）从I/O引脚到寄存器的直接输入通道，用以实现MAX7000E和AX7000S器件的快速建立时间。,宏单元(macro cells)器件的具体逻辑单元，用来实现各种具体的逻辑功能逻辑阵列，实现组合逻辑函数，每个宏单元提供
12、5个乘积项。乘积项选择矩阵，实现逻辑函数，或者作为宏单元的触发器的辅助输入(清除、置位、时钟和时钟使能)。每个宏单元的一个乘积项还可以反馈到逻辑阵列。,可编程触发器：可以被单独编程为D、T、JK或SR触发器，可以被旁路掉，用以实现纯组合逻辑。可编程触发器的3种时钟控制方式：全局时钟（Global Clock），能够实现最快的时钟控制。带高电平使能的全局时钟，能够实现具有使能控制的触发器，能够实现最快的时钟控制。来自乘积项的时钟，来自隐含宏单元或I/O引脚的信号进行时钟控制，具有较慢的时钟控制。,扩展乘积项(Expander product terms)为实现更复杂逻辑函数需要除了一个宏单元中的
13、5个乘积项，还要用到另一个宏单元内部的逻辑单元的逻辑资源。MAX 7000结构允许利用共享和并联扩展乘积项(扩展项)作为附加的乘积项直接送到同一逻辑阵列块的任意宏单元中。,共享扩展项每个LAB有16个共享扩展项。每个宏单元提供一个未投入使用的乘积项作为共享扩展项，并将它们反相后反馈到逻辑阵列块，便于集中使用。每个共享扩展乘积项可被逻辑阵列块LAB内任何一个宏单元或全部宏单元使用和共享，以实现更为复杂的逻辑函数。采用共享扩展项后会增加一个短的延时tSEXP,并联扩展项宏单元中没有使用的乘积项，这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的
14、“或”逻辑5个乘积项是由宏单元本身提供的，15个并联扩展项是由逻辑阵列块LAB中邻近宏单元提供的。,每个逻辑阵列块LAB中有16个宏单元，每8个宏单元分成一组在LAB中形成2个出借或借用并联扩展项的链。一个宏单元可以从较小编号的宏单元中借用并联扩展项。每组宏单元中，最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项。宏单元中不用的乘积项可以分配给邻近的宏单元。,可编程连线阵列PIA(programmable interconnect array)用以实现各LAB相互连接，实现用户所需要的逻辑功能。全局总线是可编程的通道，它把器件中任何信号源连到其目的地上。所有MAX700
15、0的专用输入、I/0引脚和宏单元输出均馈送到PIA，PIA再把这些信号送到整个器件内的相应各点。EEPROM单元（阴影部分）控制2输入与门的一个输入端，通过对EEPORM单元的编程来选通驱动逻辑阵列块LAB的可编程连线阵列PIA信号。MAX7000的可编程连线阵列PIA有固定延时。,I/O控制块IOC(I/O control blocks)I/O控制块允许每个I/O引脚单独地配置成输入/输出或双向工作方式所有I/O引脚都有一个三态输出缓冲器，输出三态缓冲器的使能端受可编程数据选择器输出信号驱动。,MAX7000系列器件的输出配置多电压(Multivolt)I/O接口Vccint和Vccio。,
16、1.3.2.3 MAX7000系列器件的编程,MAX7000系列器件可以通过标准的JTAG接口进行编程。通常用一条编程电缆把欲编程的器件与计算机的并口或串口相连，利用开发系统的下载功能对器件进行编程。,1.3.3 FPGA器件,1.3.3.1 XC4000系列器件的内部结构,1XC4000系列的可配置逻辑块(CLB),函数功能发生器触发器,1、CLB设计实现加法器,2、配置RAM功能,性能资源对比表（Density and Performance for Several Common Circuit Functions）,2.输入/输出模块（In/Output Block）,IOB可编程输入输
17、出双向传输,输入/输出模块是为芯片外部引脚或内部逻辑提供接口的模块,1.3.3.2 内部互连资源（PI）,FPGA的内部互连资源是带有可编程节点和开关矩阵的内部金属线段，这些线段为内部各个CLB、IOB提供了连线资源，用来实现内部各CLB之间、IOB之间，以及CLB和IOB之间相互连接。正是因为有互连资源才可以实现极其复杂的逻辑电路；内部互连资源不但决定器件的综合布线布通率，还决定器件的工作速度指标。,The single-length lines,单长线用来为在局部区域产生的信号提供扇出网线，不适合为长距离的信号布线,The Switch Matrix,六个可编程传输晶体管可实现多条布线路径
18、,优点：？,The Double-Length Lines,双长线用来连接非相邻的CLB，为中等距离产生的较快信号提供布线，且保持了布线的灵活性。,The Longline Routing Resources,通常用作高扇出或标准时钟信号网络,An internal oscillator is used for clocking of the power-ontime-out,configuration memory clearing,and as the source of CCLK in Master modes.This oscillator signal runs at a nomin
19、al 8 MHz and varies with process,VCC and temperature between 10 MHz max and 4 MHz min.,4、晶振（Oscillator）,5、静态存储单元SRAM,静态存储单元由两个CMOS反相器和一个用于读写数据的传输晶体管组成。该单元在FPGA组态时写入数据，在回读（read back）时读出数据。当FPGA正常工作时，因为FPGA的组态数据已存储在这些静态RAM单元中，所以相应的RAM单元的输出Q和端的状态是确定的，直接控制着可编程开关等。FPGA正常工作时，传输晶体管是断开的（OFF）,1.3.3.3 XC4000系
20、列器件的配置,在Xilinx公司的ISE开发系统中，利用Make Bits把用户的设计自动编译成可以下载的数据文件（bit stream文件），把下载的数据文件传输到FPGA器件内部，使之处于用户所需要的工作状态这一过程被称为FPGA的配置。此过程相当于SPLD和CPLD的编程。,配置模式,主模式,并行模式,从串行模式,外设模式,Asynchronous Peripheral Mode,Synchronous Peripheral Mode,2、FPGA的配置过程,（1）、配置存储器复位过程当电源上电时，为了保证电源电压稳定，一个内部电源复位电路被触发，提供一段上电延时。经过这段初始化延时后，
21、FPGA开始清除其内部原有的配置数据。接下来检测RESET脚的输入信号，如果此信号无效，则进入下一阶段。（2）、初始化FPGA在配置过程中还为用户提供了一些标志FPGA状态的信号，它们是HDC、LDC、INIT，HDC在配置过程中输出为高，而LDC在配置过程中输出为低。INIT被用来表示初始化阶段结束，如果初始化结束，INIT脚的输出为低。（3）、配置过程FPGA采样模式控制引脚，以确定配置方式。接下来进入配置数据阶段：在此期间系统自动读入数据，配置好内部存储单元。如果配置正确，执行一个时钟周期的同步开始过程，然后进入工作状态。在整个配置过程中掉电保护被禁止。,FPGA的配置过程是一种自动装载
22、配置数据的过程。主要有以下步骤：,Altera Cyclone系列,Altera的低成本的FPGA器件Cyclone II 器件支持在成本敏感的应用中开发新的可编程方案，在这些应用中，FPGA曾被认为过于昂贵。Cyclone II 特点：采用全铜层、低K值、1.2伏SRAM工艺设计采用300毫米晶圆，以TSMC成功的90nm工艺技术为基础 提供了4,608到68,416个逻辑单元（LE）通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。,Altera Cyclone II,Cyclone II 特点：其内核电压为3.3V，支持多种I
23、/O电压，包括1.5V、1.8V、2.5V以及3.3V；多达1.1兆比特的嵌入式处理器用于通用存储；多达150个18x18嵌入式处理器用于低成本数字信号处理(DSP)应用；最多4个嵌入式PLL，用于片内和片外系统时钟管理；对安全敏感应用进行自动CRC检测；具有支持完全定制Nios II嵌入式处理器；采用串行配置器件的低成本配置解决方案；,ALTERA DE2-70,Altera DE2-70 最新多媒体开发平台配备了数量高达68,416个LE 丰富的多媒体平台 采用10层PCB板制成，集成了嵌入式设计中大部分常用的器件,ALTERA EP2C70F896C6N,165万门的低成本BGA封装89
24、6个引脚的FPGA芯片 622个用户I/O，可满足大多数设计的需要,Cyclone器件配置方式,1.4 可编程逻辑器件设计,1.4.2 Xilinx公司的ISE开发工具概述,1.4.3 Altera公司的Quartus II开发工具概述,1.5.1 CPLD选择的方法,1.5 可编程逻辑器件选型,编程技术,在线可编程能力,功能模块的性能,触发器结构,嵌入式器件,I/O引脚的数量和类型,时钟输入引脚的数量,1.5.2 FPGA 选择的方法,可配置逻辑模块,I/O 引脚的数量和类型,时钟输入端的数目,嵌入式器件,配置/编程方式,器件当中所含可配置逻辑模块的数目,1.6 IP核简介,IP核是具有知识
25、产权（Intellectual Property）的集成电路芯核的简称，其作用是把一组拥有知识产权的电路设计集合在一起，构成芯片的基本单位，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，以供设计时搭积木之用。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个设计发展趋势。,IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核硬核固核,软核通常以可综合的HDL源代码的形式出现，因此具有较高的灵活性。其应用和开发过程与普通的HDL 设计实现系统也十分相似,只是所需的开发软硬件环境比较昂贵。软核的设计周期短,设计投入少。由于不涉及物理实现,为
26、后续设计留有很大的发挥空间,增大了 IP 的灵活性和适应性。其主要缺点是缺乏对时序、面积和功耗的预见性。在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软核修正,在性能上也不可能获得全面的优化。,1.软核,硬核提供设计的最终阶段产品掩模。硬核的设计与工艺已完成而不能更改。它的产品有存储器、模拟电路和总线器件等。设计越细化，后续工序所需要做的事情就越少，当然，灵活性也就越小。不同的用户可以根据自己的需要订购不同的 IP核 产品。用户得到的硬核仅是产品功能而不是产品设计，因此，硬核的设计与制造厂商能对它实行全权控制，它的知识产权的保护也较简单。由于通信系统越来越复杂,PLD 的设计也更加
27、复杂,这增加了市场对 IP 核的需求。各大 FPGA/CPLD 厂家继续开发新的IP商品,并且开始提供硬件IP,将一些功能在出厂时就固化在芯片中。,2.硬核,固核是一种介于软核与硬核之间的，完成了综合的功能块。它有较大的设计深度,以网表文件的形式提交客户使用。它既不独立，也不固定，可根据用户要求作部分修改。固核允许用户重新定义关键的性能参数，内部连线表有的也可以重新优化，其使用流程同软核。如内部连线表不能优化时，使用流程与硬核相同。如果客户与固核使用同一个 IC 生产线的单元库,IP应用的成功率会高得多。,3.固核,1.7.1 可编程逻辑器件的发展趋势,1.7 EDA技术的发展趋势,可编程逻辑
28、器件集成度随着半导体制造工艺的发展而进步。从最初的单片集成度几百门到现在的单片集成度数百万门。制造工艺从0.25um到65nm，例如Xilinx公司的Virtex-5 LX系列FPGA就是采用先进的65nm CMOS工艺制造的FPGA。高端高密度的FPGA不但具有实现MCU的能力，还可以实现DSP信号处理器，已经具备了片上系统(SOC)集成的能力。可编程逻辑器件的速度也在不断提高，例如Altera公司的StratixII系列器件中的速度等级（-3）芯片，可以实现500MHz的内部时钟频率。,1向高集成度、高速度的方向发展,集成技术的飞速发展，工艺水平的不断提高，节能潮流在全世界兴起，也为半导体
29、工业提出了降低工作电压的发展方向。可编程 ASIC 产品已成为电子系统的重要组成部分，也不可避免地向 3.3 V 2.5V 1.8 V 的标准靠拢，以便适应其他数字器件，扩大应用范围，满足高速节能的需求。,2.向低电压、低功耗的方向发展,伴随着器件的集成度提高，单片容量可设计逻辑越来越多，为了提高设计速度和系统性能，在一些FPGA芯片中集成一定功能的硬核，设计者可以利用这些硬核与其它设计资源结合完成设计，这将是可编程逻辑器的又一个发展方向。,3.向软核、硬核混合的结构方向发展,随着电子类产品的不断进步和半导体制作工艺的发展，愈来愈多的设计需求把数字电路与模拟电路相结合，可编编程逻辑器件势必适应
30、市场的需求，集成一定数量的可编程模拟器件，更加有助于实现数字与模拟的混合设计。,4向模拟和数字混合电路的方向发展,1.7.2 EDA软件开发工具的发展趋势,从EDA工具的现状可以看到，用于数字电路设计的 EDA 工具发展速度远比用于模拟电路设计的 EDA 工具快，其主要原因在于实现模拟集成电路的EDA工具要比实现数字集成电路的EDA工具更为复杂，更为重要的原因在于对于模拟集成电路集成大量的电阻、电感和电容比较困难，特别是比较大电感量的电感和电容量的电容。虽然实现模拟集成电路的开发工具的难度较大,但是大多数物理量本身多以模拟形式存在,实现高性能的复杂电子系统的设计离不开模拟信号。近几年,EDA工
31、具厂商都比较重视数模混合信号设计工具的开发，比如Lattice公司已经推出了PAC Designer开发工具用于开发可编程模拟器件。对数字信号的语言描述,IEEE 已经制定了VHDL和Verilog VHDL标准,而对模拟信号的语言正在制定AHDL标准。此外，还提出了对微波信号的MHDL描述语言。,1.具有混合信号处理能力的 EDA 工具,电子系统设计的仿真过程分为两个阶段:一个阶段是设计前期的系统级仿真，也称为功能仿真；另一个阶段是设计过程中的电路级仿真，也称为时序仿真。前者主要验证系统的功能；而后者主要验证系统的性能，决定怎样实现设计所需的精度。在整个电子设计过程中，设计仿真通常需要占用较
32、大的精力。为此，提高仿真效率，提高仿真的有效性、精度等问题将是仿真工具的发展趋势。要提高仿真的有效性,一方面是建立合理的仿真算法,另一方面是较好地解决系统级仿真中系统级模型的建模和电路级仿真中电路级模型的建模技术。,2.高效率的设计仿真工具的发展,今天,电子系统和电路的集成规模越来越大,几乎不可能直接面向版图做设计，很难直接找出版图中的错误。将设计者的精力从繁琐的版图设计和分析中转移到设计前期的算法开发和功能验证上,是设计综合工具要达到的目的。高层次设计综合工具可以将低层次的硬件设计一起转换到物理级的设计,实现不同层次、不同形式的设计描述转换,通过各种综合算法实现设计目标所规定的优化设计。面对
33、当今飞速发展的电子产品市场,电子设计人员需要更加实用、快捷的 EDA 工具 使用统一的集成化设计环境,改变传统设计思路(即优先考虑具体物理实现方式),将精力集中到设计构思、方案比较和寻找优化设计等方面,以最快的速度设计实现性能优良设计。,3.理想的设计综合工具的开发,1.7.3 设计输入方式的发展趋势,早期的 EDA 工具设计输入时普遍采用原理图输入方式,以文字和图形作为设计载体 文件,将设计信息加载到后续的 EDA 工具,完成设计分析工作。原理图输入方式的优点是直观，能满足以设计分析为主的一般要求，但原理图输入方式不便于对不同综合系统识别，不便于设计的移植。20 世纪 80 年代末,设计输入
34、引入了以各种硬件描述语言为主的编程方式。,1输入方式多元化,2.输入方式高效化和统一化,目前在电子设计领域形成了这样的分工：软件设计和硬件设计。因此电子工程师也被分成软件工程师和硬件工程师。对于复杂算法的实现，通常先建立系统模型，根据经验分析任务，然后将一部分工作交给软件工程师，将另一部分工作交给硬件工程师。硬件工程师为了实现复杂的系统功能，使用硬件描述语言设计高速执行的芯片，而这种设计是富有挑战性的和费时的，需要一定的硬件工程技巧和经验。为了能够找到一种在更高层次下设计更复杂、更高速系统的方法,将软件设计和硬件设计统一到一个平台下，这是EDA软件开发商所追求的。C/C+语言是软件工程师在开发
35、商业软件时的标准语言，也是使用最为广泛的高级语言，人们很早就开始尝试在 C 语言的基础上设计下一代硬件描述语言，许多公司已经提出了不少方案，目前有两种相对成熟的硬件C语言：SystemC和Handle-C，它们相应的开发系统为：CoCentric System Stadio和Celoxica DK1。这两种语言都是在C/C的基础上根据硬件设计的需求加以改进和扩充，用户可以在它们的开发环境编辑代码，调用库文件，甚至可以引进HDL程序，并进行仿真，最终生成网表文件，放到FPGA中执行。软件算法工程师不需要特别的培训，利用他们熟悉的C语言就可以直接进行硬件开发，减轻了硬件开发的瓶颈和压力。随着算法描
36、述抽象层次的提高，使用这种C语言设计系统的优势将更加明显。现在有很多硬件描述语言的人才，也有更多的资深的C语言编程者，他们能够利用这种工具，可以轻松地转到FPGA设计上。过去因为太复杂而不能用硬件描述语言表示的算法以及由于处理器运行速度太慢而不能处理的算法，现在都可以利用C语言在大规模FPGA硬件上得以实现。设计者可以利用C语言快速而简洁的构建功能函数，通过标准库和函数调用技术，设计者还能在很短的时间里创建更庞大，更复杂和更高速的系统。,课堂练习,1、CPLD器件的结构特点2、FPGA器件的结构特点3、总结CPLD与FPGA的区别,芯片封装技术概述,芯片封装技术：内存芯片包裹起来，避免芯片与外
37、界接触，防止外界对芯片的损害。原因：空气中的杂质和不良气体，会腐蚀芯片上的精密电路，造成电学性能下降。典型的芯片封装技术：DIP：Dual in-line PackageQFP/PFP:Plastic Quad Flat PackagePGA:Pin Grid Array PackageBGA:Ball Grid Array PackageCSP:Chip Size PackageMCM:Multi Chip Model,DIP封装,8088时代 采用双列直插形式封装的集成电路芯片适于中小规模的集成电路，引脚数一般不超过100个特点：适合在PCB上穿孔焊接，操作方便芯片面积与封装面积之间的比值
38、较大，故体积较大,QFP/PFP封装,封装的芯片引脚之间距离很小，管脚很细适于大规模和超大规模集成电路，引脚数一般在100个以上。特点：适用于表面安装技术在PCB电路板上安装布线适合高频使用操作方便，可靠性高芯片面积与封装面积之间的比值较小,PGA封装,芯片封装形式在芯片的内外有多个方形阵的插针，每个方阵形插针沿芯片的四周间隔一定的距离排列。根据引脚数目的多少，可以围成2-5圈特点：插拔操作更加方便，可靠性高可适应更高的频率,BGA封装,产生原因：频率超过100MHz时，传统封装方式的“cross talk”引脚数目大于208pin，传统封装方式有困难适于CPU，主板上的南/北桥芯片等高密度，高性能，多引脚的封装形式。特点：I/O引脚之间的距离远大于QFP，提高成品率改善了电热性能适应频率大大提高可靠性提高,CSP封装,适应全球电子产品个性化，轻巧化的需求减小了芯片封装外形的尺寸，封装尺寸为裸芯尺寸特点：满足了芯片I/O引脚不断增加的需求芯片面积与封装面积之间的比值很小极大缩短了延迟时间,MCM封装,为解决单一芯片集成度低和功能不完善的问题，把多个高集成度，高性能，高可靠性的芯片，在高密度多层基板上组成多种多样的电子模拟系统，从而出现MCM多芯片模块系统特点：封装延迟时间缩小，易于实现模块高速化缩小整机/模块的封装尺寸和重量系统可靠性大大提高,
