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1、第2章Quartus11应用向导QuartusIT是Altera企业的综合性PLD开发软件，支持原理图、VHDL、VeriIOgHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式，内嵌自有rJ综合器以及仿真器，可以完毕从设计输入到硬件配置的完整PLD设计流程。QuartusII可以在XP、LinUX以及UniX上使用，除了可以使用TCl脚本完毕设计流程外，提供了完善H勺顾客图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusII支持AIteraRIP核，包括了LPM/MegaFunction宏功能模块库，使
2、顾客可以充足运用成熟口勺模块，简化了设计的复杂性、加紧了设计速度。对第三方EDA工具的良好支持也使顾客可以在设计流程日勺各个阶段使用熟悉的第三放EDA工具。此外，QUartUSII通过和DSPBUiIder工具与MatIab/Siniulink相结合，可以以便地实现多种DSP应用系统；支持AItera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。MaxplusII作为Altera的上一代PLD设计软件，由于其杰出於J易用性而得到了广泛的应用。目前AItera已经停止了对MaXPlUSll的更新支持，QUartUSn与之相比不仅仅是
3、支持器件类型肚!丰富和图形界面KJ变化。Altera在QuartusIl中包括了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便日勺使用措施。AlteraQuartusII作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者、J欢迎。Altera的QuartusII可编程逻辑软件属于第四代PLD开发平台。该平台支持一种工作组环境下的设计规定，其中包括支持基于Internet於J协作设计。Quartus平台与CadenceExe
4、inplarLogicNMentorGraphicsSynoPSyS和SynPIiCity等EDA供应商的开发工具相兼容。改善了软件勺LOgiCLOCk模块设计功能，增添了FaStFit编译选项，推进了网络编辑性能，并且提高了调试能力。支持MAX7000/MAX3000等乘积项器件2.1 基本设计流程本节以十进制计数器为例，通过实现流程，详细简介QUartUSII的重要功能和使用措施建立工作库文献和编辑设计文献任何一项设计都是一项工程（Project）,都必须首先为此工程建立一种放置与此工程有关的所有设计文献的文献夹。此文献夹将被EDA软件默认为工作库（WorkLibrary）。一般，不一样的
5、设计项目最佳放在不一样的文献夹中，而同一工程H勺所有文献都必须放在同一文献夹中。在建立了文献夹后就可以将设计文献通过QuartusII的文本编辑器编辑并存盘。（注意不要将文献夹设在计算机已经有的安装目录中，更不要将工程文献直接放在安装目录中）（1）新建一种文献夹。这里假设本项设计的文献夹取名为jsq,在E盘中，途径为E:jsq。注意，文献夹名不能用中文，也最佳不要用数字。（2）输入源程序。打开计算机桌面上Qiiartu II7.(32-Bit)麦，选择菜单FilefNeW,出现如图2. L 1所示会面，在NeW窗口DeviceDesignFiles中选择编译文献的语言类型，这里选择VHDLFi
6、Ie,选好后用鼠标左键单击OK按钮，出现源程序输入窗口如图2.1.2所示（以十进制为例）。MeDeviceDesignFilesOtherFilesAHDLFileBlockDiagramZSchematicFileEDIFFileSOPCBuilderSystemVeribgHDLFileVHDLFIleOKICancel图2.1.1选择编译文献的语言类型StatusModuleIPrOg%ITioe0I星国M(t三z4曷1.IBRARYIEEE;USEIEEE.STD-LIC1164.ALL；USE:EEEE.STD二LoGlC二UNSIGNED.ALL；ENTITYCNTllSPORT(
7、CLKzRSTzEN：INSTD_LOGIC；CQ：OuT-STDeLOGICeVECTOR(3DOWNTOO)；COUT:OUTSTD-LOGIC);ENDCNTlO;ARCHITECTUREbehavOFCNTlOISBEGINPROCESS(CLKzRSTzEN)VARIABLECQI:STD_LOGIC_VECTOR(3DOUNTOO)；BEGINIFRST-1I1THENCQI：-(OTHERS-,0,)；一计数器异步复位ELSIFCLK,EVENTANDCLK-11,THEN一检测B钟上升沿IFENNylTHEN一检测是否允评计姓(同步使IFCQI,0,);一大干9,计数值清零EN
8、DIF；ENDIF;ENDIF;IFCQI三9THENCOUT,1,；一计数大于9,输出进位作VJl多|SySlenIXP(esshgjExbalnfoWoWarningChticdIWarningEirocSupfxessed/IMessage：Jfcj.icTHENCQI:=(OTHERS=O);一计数器异步复位ELSIFCLK,EVENTANDCLK=TTHEN一检测时钟上升沿IFEN=,1,THEN一检测与否容许计数(同步使能)IFCQI,0,);一不小于9,计数值清零ENDIF;ENDIF;ENDIF;IFCQT=9THENCOUT=,;一计数不小于9,输出进位信号ELSECOUT=
9、,0,;ENDIF;CQ=CQI;一将计数值向端口输出ENDPROCESS;ENDbehav;（3）文献存盘选择FiIefSaVeAS命令，找到已建立的文献夹E:jsq,存盘文献名应与实体的名字一致，即CNTl0,其界面窗口如图2.1.3所示。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164. ALL;USE IEEE. STD_LOGIC_UNSJj ENTITY CNTlO-ISPORT (CLK, RST, EN ：一COUT : OUT STD_LOGIC END CNT10;ARCHITECTURE behav OFBEGINPROCESS(CLKz RST,
10、 E VARIABLE CQI : BEGINIF RST = 1 THEELSIF CLK,EVENTIF EN = , 1, TlIF CQI 91保存在U）:ImSq我最逅的文档0桌面ELSEEND IF；c(END IF;END IF;IF CQI = 9 THENELSE COUTEND IF;CQ oCLKRSTX3A电电独处而只 a OL,Z-X感心X2限y308CQCOUT图2. 1.16拖入节点后波形编辑器（4）波形文献存盘。选择FiIe中口勺SaVeas,将以默认名为CNT10.VWfF勺波形文献存入文献夹E:jsq中，即出现如图2.1.17所示的鼓励波形文献存盘窗口。图2
11、.1.17Vwf鼓励波形文献存盘(5)编辑输入波形(输入鼓励信号)。用鼠标左键单击图2.L16所示窗口的时钟信号名CLK,使之变成蓝色条，再单击左列的时钟设置键地,，即弹出如图2.1.18时钟脉冲周期及占空比设置窗口，在图中的上部份是已经设置好了的仿真时间区域为IoUs,这里不需要变化，下部分CLK时时钟周期设置为50ns；Clock窗口中的Dutycycle是占空比，默认为50,即50%占空比。然后再分别设置EN和RST的电平，RST为更位端，EN为使能端。最终设置好的鼓励信号波形如图2.1.19所示。Name。CLK1RST2EN3CQ44-CQ35-CQ2Q6-CQ17Lcqo-8COU
12、T图2.1.18时钟脉冲周期及占空比设置窗口Jps320.0ns640.0ns960.0ns1.28US1.6usIIII10.75ns-LLmJWUWWUWlUWUWWUWLL11n11JWXXXXW88W888888888888WOWW88SWSW8888888iM三MM酸藤瓣三Il图2.L19设置好的鼓励信号波形图(6)总线数据格式设置。单击如图2.1.19所示的输出信号“CQ”左旁的“+”，则能展开此总线中的所有信号；假如双击此“+”号左旁的信号标识，将弹出对该信号数据格式设置的对话框如图2.1.20所示。在该对话框的JRadix栏有4种选择，这里可选择无符号十进制整数Unsigned
13、Decimal体现方式。最终对波形文献再次存盘。图2.1.20信号数据格式设置图Zuozhelezuozhelezhuozhelzuozhele(7)仿真方式的)选择在QUartUrn软件中仿真方式有两种，功能仿真和时序仿真，此例选择功能仿真，措施是：在工具栏中选择PrOCeSSingfSinIUIaterTOol即弹出如图2.1.21仿真方式选择窗口，在窗口Simulatermode处是时序仿真和功能仿真选择窗口，此例选择功能仿真FUnCtion1。选好后单击GenerateFunctionalSimulatorNcllist按钮，再单击确定按钮，最终再单击图2.1.21中的Istart按钮
14、，即完毕仿真方式确实定。I三2.1.21仿真方式选择窗口(8)仿真器参数设置选择菜单ASSignnlenlfSettings,即弹出如图2.1.22选择仿真参数设置窗口，此例中选择的参数如图2.L22所示。I三2.1.22选择仿真参数设置窗口(9)启动仿真器。目前所有设置进行完毕，在菜单PrOCeSSing项下选择StartSimulation,也可以选择工具栏上的图表匕。(8)观测仿真成果。仿真波形文献SimulationReport”一般会自动弹出如2.1.23所示仿真成果。同步在图2.1.23窗口中用鼠标右键单击选择ZOOnl-FitinWirIdow(即选择全时域显示)。假如在启动仿真
15、运行后，并没有出现仿真完毕后的波形图，而是出现文字“CantopenSimulationRePortwindOW”，但汇报仿真成功，则可自己打开波形汇报，选择PrOCeSSingfSimUIatiOnReport.NameCLK RST EN CQ- CQ3- CQ2- CQ1-CQ0COUT2.1.6应用RTL电路图观测器选择措施是ToOlSfNetIiStViewers在出现的下拉菜单中有四个选项，此例中选择第一项RTLViewer,即HDL的RTL级图形观测器,选好后将自动弹出如图2.1.24所示RTL电路。图2.1.24RTL电路对于较复杂的RTL电路，可运用功能过滤器Filler简化电路，即用右健单击该模块，在弹出的下拉菜单中选择Filter项及）Sources或Destinations由此产生对应的电路。
