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1、EDA设计11试验报告多功能数字钟设计.姓名一学号：11042203*.指导老师，姜萍完成时间：2013年12月书目一、试验内容与要求5二、电路设计原理5三、各子模块设计71、脉冲信号发生电路72、计时电路103、译码显示电路154、校分（时）电路165、保持电路和清零电路186,整点报时电路187、最终的时钟电路19四、调试仿真和编程下载20五、试验总结21附录、参考文献23摘要：数字钟已经成为我们生活中不行或缺的一部分。本文的内容便是多功能数字钟的设计，其具有24小时计时，调整时间，时间清零，时间保持，整点报时的功能。首先文章介绍了试验的内容和要求，并对多功能数字钟的设计原理进行r介绍。试
2、验采纳分模块设计最终整合的方法，对每一个模块进行封装，最终整合成个总体的试验电路，完成多功能数字钟所要求的功能，接者文章介绍r详细的试验方法和步獴。我们利用可编程逻辑器件，在QUartUSIl软件上进行设计，实现多功能，这就是所谓的FPGA。我们先是设计分频电路，对试验箱上的48MHZ信号进行分频得到所需信号，接着设计计时和译吗显示电路，利用软件的仿真功能验证模块设计的正确性.然后分别设计校分校时电路，保持清零电路，整点报时电路模块，仿真验证模块的正确性。最终将各个模块整合，组合成完整的数字钟电路”最终在对电路的引脚进行安排后，下载到SmarISOPC试验系统中，验证电路的设计是否正确。关键词
3、：数字钟，FPGA,QuartusI1.SmartSOPC,分模块设计Sunnary：Digitaiclockhasbeenannecessarypartofourdaily1ife.Thecontentofthisessayisthedesignofmuiti-functiondigitalclock,whichhasthefunctionsof24-hourtimer,timeadjustment,timecleared,thetimetomaintain,thewholepointtimekeepingandalaim.First,thecontentanddemandsofexperi
4、mentispresentedintheessay,thedesignprincipleofmulti-functionciigiIalclockisalsointroduced.Themethodofmoduleintegrationafterdesigningandsimulatingeachmoduleistakentoimplementtheexperiment.Afterpackagingal1module,allthemodulesareintegratedtorealizethefinalelectriccircuits,implementingal1thedemandsofmu
5、lti-functiondigitalclockdesign.Second,themethodandstepsoftheexperimentispresented.Usingprogrammablelogicdevices,theelectriccircuitsaredesignedinsoftwareQuartusIItorealizethemulti-fundion,whichiscalledFPGA.Firstly,thefrequencydividingcircuitisdesignedtogetthefrequencyrequiredbydividingthefrequencyof4
6、8MHZfromtheexperimentbox.Then,thetimingcircuitandiecoding-and-disp1aycircuitarealsodesigned,whichareal1simulatedinsoftwaretotesttheirvalidity.Afterall,thetimeadjustmentcircuit,thetimemaintaincircuit,thetimeclearedcircuitandthealaimcircuitarealsodesigned,whicharesimulatedinthesoftwaretotesttheircorre
7、ctness.Afterpackagingal1thecircuitsintomodules,themodulesareintegratedtofinishthemulti-functiondigitalclockdesign.1.ast,thefinalcircuitisdownloadedtotheSmartSOPCexperimentsystemtolestitsvalidityafterassigningallthepinsofthefinalcircuits.Keyirordszdigitalclock,lPGA,Quaitus11,SinartSOPC.pointsmodulede
8、sign一、试验内容与要求1、试验内容:利用QUartUSn软件设计一个数字钟,并卜.载到SmartSOPC试验系统中。题目简介：设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在限制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。2、设计基本要求:（1）能进行正常的时、分、秒计时功能;（2）分别由6个数码管显示时分秒的计时：（3） Kl是系统的使能开关（Kl=O正常工作，Kl=I时钟保持不变）；（4） K2是系统的清零开关（K2=0正常工作，K2=l时钟的分秒全清零）：（5） K3是系统的较时开关（K3=0正常工作，K3=l时可以快速较分）；（6）
9、 K4是系统的校分开关（K4=0正常工作，K4=l时可以快速较分）。设计提高要求：使时钟具有整点报时功能（当时钟计到5953”时起先报时，在5953”，59,55，5957”时报时频率为500Hz,5959”时报时频率为IKIIz,）：率为IKHz）二、电路设计原理数字钟的基本功能是计时电路，因此必需获得足够精确振荡时间的脉振信号，以此作为计时电路的基础,试验中供应的振荡频率源为48MHZ,通过程序分频获得所需脉冲频率（1Hz,500Hz,IKHz）为产生秒位，设计一个模60计数器,对IHZ的频率进行秒计数,分别产生秒个位和十位：为产生分位，通过秒位的进位限制分的模60计数器的使能端，分位也由
10、模60计数器构成：为产生时位，通过分位的进位限制时的模24计数器的使能端，时位由模24计数器构成。显示功能是通过数值选择器器、译码器、码转换器和7段显示管实现的。校分校时功能由防抖动开关（D触发器）、逻辑门电路实现。其基本原理是通过逻辑门电路限制分计数器的使能端，当校分校时开关断开时，使能端由低位计数器供应：当按下校分校时开通时，分计数器的使能端处于高电平，使计数器在IHZ脉冲驱动下可快速计数。为实现稳定调整时,采纳防抖动开关（由D触发器实现）克椒开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门和防抖动开关（由D触发器实现）限制秒计数器的使能端实现的。正常状况卜.，开关不影响秒计
11、数器的使能端即秒正常计数，当按下开关后，使能端为低电平，秒计数器处于不工作状态从而实现计时保持功能。清零功能是通过限制计数电路模块的清零端的凹凸电平来实现的。只需使清零开关按卜时计时模块内各个模块计数器的清零端均接入有效电平，而清零开关接低电平常各清零端均为无效状态。整点报时功能可以通过红1合逻辑电路实现。当计数器的各位呈现特定的电平常，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。图1各单元功能简述：1、脉冲信号发生器：为计时电路供应计数时钟脉冲，须要产生出一个秒脉冲，即振荡频率为IHZ的脉冲信号;为报时电路供应500Hz、IKHZ的信号：为校分
12、（时）电路供应IHz的信号：为闹钟电路供应IKlIz的信号。由于试脸板上只能供应频率为48MH的系统时钟信号，所以首先要将系统时钟进行分频才能得到相应频率的时钟信号。电路由48分频电路，5000分频电路和2分频电路组合封装而成，形成48V的分频电路。2、计时电路:完成00时00分00秒23时59分59秒的计时功能。利用多片十进制计数器74160组成模24和模60的计数器，作为数字钟的小时、分和秒。3、译码显示电路：通过显示译码器7447和译码器74138的作用使计数器的输出端信号在六个1.ED数码管分别故示时十位、时个位、分十位、分个位、秒十位与秒个位。显示译码器7447选择七段数再管的7个段
13、码,译码器74138选择数码管的位码，通过IKIIz的高频率输入实现动态显示。4、校分（时）电路:引入IHZ的脉冲信号干脆在分（时）位计数，实现快速校分（时）的功能，并由开关分别限制。5、清零电路：随意时刻通过开关实现手动清零；实现开机自动清零；显示时间到23时59分59秒时电路自动清零。6、保持电路：通过开关限制时、分、秒各位均保持在当前状态，不随输入脉冲信号改变。7、整点报时电路:分别在各小时的59分53秒，59分55秒，59分57秒三个时刻报出一个频率为51211z的低音，在59分59秒报出一个频率为IKHz的高音。三、各子模块设计1、脉冲信号发生电路试验所需的信号频率为IKHZ,500
14、IIZ和IlIZ,而试验箱上供应的信号的频率为48MHZ,分频电路将试验箱供应的48MHZ的频率分频成IHz（供计数时钟）,500llz,IKIIz（供整点报时用）,详细电路如下所示：模48分频电路其输出的IMHZ波形如下图所示:4fenpiCikout：St封装后模块为：；：:模100o/100O1分频电路其输出波形IHZ如图所示:j100OfcnpMClkout1000封装后模块为：(3)2分频电路利用JK触发器连接成T触发器，形成一个2分频电路。如下图所示:其输出波形如图所示:(4)脉冲信号发生电路总分频设计电路tepnctOutlhzout500hzoutlkhz封装后模块为：nst2
15、、计时电路计时电路由秒位模60计数器,分位模60计数器，模24计数器构成。三个计数器采纳同一个时钟端输入，但是将前一级的置数信号作为下一级的使能信号，这样便实现了计数器的计数功能，使得59秒时让分位模60计数器正常工作，实现760的进位。同理可得24计数器的使能端是由59分59秒时产生使能信号让其正常工作，最终完成24小时的计数。(1)模60计数器时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，须要秒进位信号对分计数器使能从而产生分，分进位信号对时计数计数器使能产生时信号。秒和分均为60进制，时为24进制，所以须要有模60和模24计数器。计时电路示意如下:模60计数器由两个741
16、60构成，由于分和秒的计数方法不同所以分别制作分和秒的模60计数器。秒位模60的计数器的组成如图所示:仿真波形:封装后的模块为：分位模60计数器如图所示：原理同秒模60计数器相同，只不过置数信号多了秒的59垂量。其他部分与秒位模60计数器相同。封装后模块如下：(2)模24计数器模24计数器用两片74160构成,同时置数的信号由本身的23和前面的分59和秒59构成。如图所示:仿真波形:封装后的模块为:计时电路总电路封装后的模块为:3、译码显示电路译码显示电路原理框图如下:显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数因显示管组成计数器74160设计为模7的循
17、环计数器，其输出既作为4片74151的限制端，又作为3-8译码器74138的限制端。当计数器计数到某个数值时，四片74151同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7447,与此同时依据计数器的数值，74138译凶器也通过数码管的使能端选择对应位有效，从而在试验箱上显现数据。扫描的频率为IKHZ,因为人眼的视觉停留，会感觉七个数码管同时显示。译码显示电路如图所示：封装后的显示模块为：4、校分电路校分校时电路采纳的方法是，将原本计数电路中的分位和时位的模60计数粉和模24计数粉的使能端干脆.置.1,使得原本采纳同步时钟信号进行计数的计数器干脆进行计数，每一秒计一次数，而不
18、是通过前一级计数器电路的置数端信号来产生使能信号使其计数，这样便实现了校分和校时的功能.所以在电路中只需将原本的进位使能信号与校分校时开关信号相或，便可以实现此功能。如图22中的计时电路所示。但是这种校分方法会是电路计时产生一个错误，原本分位模60计数器须要在59分59秒时产生置数清零信号来使分的十位清零，但是由于在校分过程中，秒位仍旧是不停地在计数，无法同时达到59分和59秒的状况，会导致分的十位会不断计数卜去，而不是在59的时候变为00,而是往卜.计数，变成60后接者进行计数。所以要对原来的模60分位让数器和时位模24计数器电路进行改进。改进的方法是：对分的十位的74160的计数器的置数端
19、进行改进，如图所示，将59分时产生的二进制信号与校分开关进行与非操作，再与原来的59分59秒产生的二进制信号相与，获得分十位的计数器的置数信号。这样在不校分时，计数器仍旧会正常作，在校分状况下，只需分位达到59分时，便会同样产生0信号使分十位清零。同理可得模24计数器电路的改进方法如图所示。5、保持电路和清零电路保持电路负责实现数字钟计时保持功能：K=O时电路正常工作，K=I时电路计数保持不变。利用74160本身自带的使能端即可实现ENP=I时电路正常工作，ENP=O时电路保持不变。所以将使能开关加入非门后接入第个计数器的ENP端即可，当第个计数器保持是，便不会产生进位信号使下面的计数器计数，
20、使全部的计数器都保持。清零电路有两层含义，一是开机清零，即开机时从零起先计数；二是将清零开关打至清零状态，电路中全部计数器均清零。因为十进制计数器74160本身带有清零开关，因此可用个开关干脆限制各个计数器的清零端即可。试验要求K=O时正常匚作，K=I时时分秒各位清零。因此需将开关接非门之后再接到计数器清零端。6、整点报时电路当计时到5953，5955，5957”时，分别发出-声较低的蜂鸣声(500hz);当计时到5959”时,发出一声较高的蜂鸣声(Ikhz).5953”对应的四个输出分别为:OlO1.100b0101,0011；59,55”对应的四个输出分别为:0101,1001,0101,
21、0101：5957”对应的四个输出分别为：0101,100h0101,0111；59,59”对应的四个输出分别为:OlO1.1001,OlO1.1001：可见，报时功能选择出的高电平输出端的分十位，分个位，秒十位均是相同的,即OIOIjOOl,0101:但秒个位是不同的,对应于0011,0101,0111输出的是500hz的频率。设使蜂鸣器发出低音的500Hz信号为，使蜂鸣器发出高音的100OHZ信号为f,则可以确定蜂鸣器的输入信号H与各变量由如下关系：依照上面的化简连接电路，详细的报时电路如图所示：封装后的模块为：7、最终的时钟电路将上述全部的模块连接起来即可组成最终的时钟电路。如下图31所
22、示:Kl保持开关：置0时正常诃时、置1时时钟各位诃数保持：K2时钟清零开关：置0时时钟时、分清零置1时正常计时：K3时钟分较分开关：置0时正常讲时、置1时对时钟分较分：K4时钟时较分开关:置0时正常计时、置1时对时钟时较时：四、调试仿真和编程下载在电路设计中，软件编译只能够找出一些电路设计上的连线错误，引脚定义错误等，并不能帮我们验证电路的结果是否正确，所以要通过软件进行波形的仿真来验证我们的电路的正确与否。各个模块的电路的仿真均在上面提到，这里不再赘述。波形仿其完成后，就要下载到试验箱上进行验收。下我方法比较繁琐,通常要设置一些程序的初始值、使能端等，但这是必需的一步，否则可能烧坏试验箱上的
23、某些原件，造成较大的损失。将程序下载至FPGA芯片之前，还要进行管脚的安排。下图为管脚安排图。五、试验总结通过这次试验，我第一次接触/QuarlusH这个软件，虽然在一起先由于软件是全英文的界面导致在操作上有些困难，但经过了几天的熟识之后，对于软件的基本操作我已经可以驾驭了。在此次试验中，自己有些许偷懒行为，自行上手操作较少，大部分是在同学的帮助下完成试验的，但是也熬炼了自己动手操作实力，驾驭/软件的基本操作，为自己自主独立完成dds试验打卜了基础。也明白了只有亲自动脑设计动手操作，才能更深刻的理解所学学问，明白其中原理。附录：叁考文献EDA设计试验指导书南理工电子技术中心编南理【出版社数字逻辑电路与系统设计蒋立平编电子工业出版社
