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1、贵州师范高校学生实习报告科目：EDA实习专业：电气工程及其自动化班级：10电气姓名：李启应学号：1生一个进位信号CF给分钟模块，作为分钟进程的响应信号。秒钟模块YHD1.程序见附录1:仿其波形如下：如IbIM象法IbMIbIM珈笳kr4.总结:在试盼这两周的时间里，我们做过DC触发器、I)Q触发器、3-8译码器、二选一电路和四选一电路等，最终综合做了数字时钟电路，通过这次实习，我对用VHD1.来编程有了更深的了解，在要编程的时候，我学会了分模块进行，因为一起先的时候设计一个时钟系统比较麻烦，没为分模块之前总是会仃差错，而之后思路就会比较清燧，有明确的方案，在比照书本里的编程规则与语句，就完成f
2、这次的设计，总之就是获益良多.if(second10n=10)lhensecond10n=000;cf=:elsesecond10n=secondl0n+1：endif；elsesecondln=secondln+1:endif；endif；endprocess；endarchitectureone;useieee.stdjogic_1164.a】l；useieee.std_ogic_unsigned.a1；entityminuteisport(elk.reset：inStd-Iogic；cf：outst1.ogic;IninUle1.OUt：oUlStd-IOgiJVeCtOr(3downt
3、o0)；minutelO_out：outStd1.logic.vector(2downtoO):endentityminute；architectureoneofminuteissignalminuteln：std_logic_vector(3downto0)；signalm)nutel0n：st(1.logic_vector(2downto0)；beginminute1.ot=inuteln:minutelO_out=minulelOn；process(clk,reset)beginif(reset=)thenminuteln=00(X);mintel0n=000;elsif(clkeven
4、tandclk=)thenif(minuteln=100)thenminuieln=0000;if(minutel0n=10)lhenminutelOn=OOO;cf=:elseminuteln=minuteln+l:endif；elseminuteln=minute1n+1:endif；endif；endprocess；endarchitectureone：useieee.stdjogic_1164.a】l；useieee.std_ogic_unsigned.a1；entityhourisport(elk.reset：inStd-Iogic；hour1.out：Outstd_logic_ve
5、ctor(3downto0):hour1(1.OUl：oUlsld_logic_vector(ldownto0)；endentityhour：architectureoneofhourissignaIhourIn：St(1.IogiC.vector(3downto0):signalhourlOn：std_logic_veclor(1downto0)：beginhourl-out=hourIn：horlO-out=hourIOn；process(cIk.reset)beginif(reset=)thenhourln=0000:hourl0n=00:elsif(clkeventandclk=l)t
6、henif(hourln=100,or(hourln=0011andhourl0n=0010)thenhourln=0000;if(hourIOn=10)thenelsehour10n=hor10n+1:endif；elsehourln=hourln+l:endif；endif；endprocess；endarchitectureone；useieee.stdjogic_1164.a】l；useieee.std_ogic_unsigned.a1；useieee.std_logic_arith.au；entitysaxniaoyiisport(clk:instd.logic：reset：inSI
7、(Uogic；second1,minute1.hour1：instd_logic_vector(3downtoO);second_10.minute_10：inSI(1.logiJVeClOr(2downto0)；hour_10：instd_logic_vector(1downto0)；dalaoul：oulSl(1.JOgiCJVeCtOr(3downto0)；sei：OUIStdJOgiJVeetOr(2downtoO):endentitysaxniaoyi：architectureoneofsaomiaoyiissignalcount：std_logic_vector(2downtoO)
8、：beginsel=count；process(cIk.reset)beginif(reset=)thcndataout=0000:elsif(clk,eventandclk=l)thencount=000;elsecountdataoutdataoutdataoutdataoutdataoutdataot1.ED7S1.ED7S1.ED7S1.ED7S1.ED7S1.ED7SX6DWHEN0110=1.ED7S1.ED7S0000111WHEN1000=1.ED7S1.ED7SX6FWHENOTHERS=NU1.1.；ENDCASE:ENDPROCESS；ENDARCHnEeTVREone；
