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1、半导体制造工艺流程,半导体相关知识,本征材料：纯硅 9-10个9 250000.cmN型硅： 掺入V族元素-磷P、砷As、锑SbP型硅： 掺入 III族元素镓Ga、硼BPN结：,N,P,-,-,-,-,-,-,+,+,+,+,+,半 导体元件制造过程可分为,前段（Front End）制程 晶圆处理制程（Wafer Fabrication；简称 Wafer Fab）、 晶圆针测制程（Wafer Probe）；後段（Back End） 构装（Packaging）、测试制程（Initial Test and Final Test）,一、晶圆处理制程,晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元
2、件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程 ，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与 含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适 当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。,二、晶圆针测制程,经过Wafer Fab之制程後，晶圆上即
3、形成一格格的小格 ，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆 上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性， 而不合格的的晶粒将会被标上记号（Ink Dot），此程序即 称之为晶圆针测制程（Wafer Probe）。然後晶圆将依晶粒 为单位分割成一粒粒独立的晶粒,三、IC构装制程,IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。,半导体制造工艺分类,PMOS型,双极型,
4、MOS型,CMOS型,NMOS型,BiMOS,饱和型,非饱和型,TTL,I2L,ECL/CML,半导体制造工艺分类,一 双极型IC的基本制造工艺：A 在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离） ECL（不掺金） （非饱和型） 、TTL/DTL （饱和型） 、STTL （饱和型） B 在元器件间自然隔离 I2L（饱和型）,半导体制造工艺分类,二 MOSIC的基本制造工艺： 根据栅工艺分类A 铝栅工艺B 硅 栅工艺其他分类1 、（根据沟道） PMOS、NMOS、CMOS2 、（根据负载元件）E/R、E/E、E/D,半导体制造工艺分类,三 Bi-CMOS工艺： A 以CMO
5、S工艺为基础 P阱 N阱 B 以双极型工艺为基础,双极型集成电路和MOS集成电路优缺点,双极型集成电路中等速度、驱动能力强、模拟精度高、功耗比较大CMOS集成电路低的静态功耗、宽的电源电压范围、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与TTL电路兼容。电流驱动能力低,半导体制造环境要求,主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子。超净间：洁净等级主要由 微尘颗粒数/m3,0.1um 0.2um 0.3um 0.5um 5.0umI级 35 7.5 3 1 NA10 级 350 75 30 10 NA100级 NA 750 300 100 NA1000级
6、 NA NA NA 1000 7,半 导体元件制造过程,前段（Front End）制程-前工序 晶圆处理制程（Wafer Fabrication；简称 Wafer Fab）,典型的PN结隔离的掺金TTL电路工艺流程,一次氧化,衬底制备,隐埋层扩散,外延淀积,热氧化,隔离光刻,隔离扩散,再氧化,基区扩散,再分布及氧化,发射区光刻,背面掺金,发射区扩散,反刻铝,接触孔光刻,铝淀积,隐埋层光刻,基区光刻,再分布及氧化,铝合金,淀积钝化层,中测,压焊块光刻,横向晶体管刨面图,纵向晶体管刨面图,NPN晶体管刨面图,1.衬底选择,P型Si 10.cm 111晶向,偏离2O5O晶圆（晶片） 晶圆（晶片）的生
7、产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成 冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分 解过程，制成棒状或粒状的多晶硅。一般晶圆制造厂，将多晶硅融解 后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的 8寸 硅晶棒，约需 2天半时间长成。经研磨、抛光、切片后，即成半导体之原料 晶圆片,第一次光刻N+埋层扩散孔,1。减小集电极串联电阻2。减小寄生PNP管的影响,SiO2,要求：1。 杂质固浓度大2。高温时在Si中的扩散系数小，以减小上推3。 与衬底晶格匹配好，以减小应力,涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗N+扩散(P),外延层淀积
8、,1。VPE（Vaporous phase epitaxy) 气相外延生长硅SiCl4+H2Si+HCl2。氧化TepiXjc+Xmc+TBL-up+tepi-ox,第二次光刻P+隔离扩散孔,在衬底上形成孤立的外延层岛,实现元件的隔离.,SiO2,涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜-清洗P+扩散(B),第三次光刻P型基区扩散孔,决定NPN管的基区扩散位置范围,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗基区扩散(B),第四次光刻N+发射区扩散孔,集电极和N型电阻的接触孔,以及外延层的反偏孔。AlN-Si 欧姆接触：ND1019cm-3，,去SiO2氧化-涂胶烘
9、烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗扩散,第五次光刻引线接触孔,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗,第六次光刻金属化内连线：反刻铝,SiO2,去SiO2氧化-涂胶烘烤-掩膜（曝光）-显影-坚膜蚀刻清洗去膜清洗蒸铝,CMOS工艺集成电路,CMOS集成电路工艺-以P阱硅栅CMOS为例,1。光刻I-阱区光刻，刻出阱区注入孔,N-Si,N-Si,SiO2,CMOS集成电路工艺-以P阱硅栅CMOS为例,2。阱区注入及推进，形成阱区,N-Si,P-,CMOS集成电路工艺-以P阱硅栅CMOS为例,3。去除SiO2，长薄氧，长Si3N4,N-Si,P-,Si3N4,CM
10、OS集成电路工艺-以P阱硅栅CMOS为例,4。光II-有源区光刻,N-Si,P-,Si3N4,CMOS集成电路工艺-以P阱硅栅CMOS为例,5。光III-N管场区光刻，N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。,光刻胶,CMOS集成电路工艺-以P阱硅栅CMOS为例,6。光III-N管场区光刻，刻出N管场区注入孔； N管场区注入。,CMOS集成电路工艺-以P阱硅栅CMOS为例,7。光-p管场区光刻，p管场区注入， 调节PMOS管的开启电压，生长多晶硅。,CMOS集成电路工艺-以P阱硅栅CMOS为例,8。光-多晶硅光刻，形成多晶硅栅及多晶硅电阻,多晶硅,CMOS集成电路工艺-以P阱硅
11、栅CMOS为例,9。光I-P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。,CMOS集成电路工艺-以P阱硅栅CMOS为例,10。光-N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。,CMOS集成电路工艺-以P阱硅栅CMOS为例,11。长PSG（磷硅玻璃）。,CMOS集成电路工艺-以P阱硅栅CMOS为例,12。光刻-引线孔光刻。,CMOS集成电路工艺-以P阱硅栅CMOS为例,13。光刻-引线孔光刻（反刻AL）。,集成电路中电阻1,基区扩散电阻,集成电路中电阻2,发射区扩散电阻,集成电路中电阻3,基区沟道电阻,集成电路中电阻4,外延层电阻,集成电路中电阻5,MOS中多
12、晶硅电阻,其它：MOS管电阻,集成电路中电容1,发射区扩散层隔离层隐埋层扩散层PN电容,集成电路中电容2,MOS电容,主要制程介绍,矽晶圓材料（Wafer）,圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是矽， IC（Integrated Circuit）厂用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態晶體內，眾多小晶體的方向不相，則為复晶體（或多晶體）。生成單晶體或多晶體与晶體生長時的溫度，速率与雜質都有關系。,一般清洗技术,光 学 显 影,光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。光学显影主
13、要包含了感光胶涂布、烘烤、光罩对准、 曝光和显影等程序。关键技术参数:最小可分辨图形尺寸Lmin(nm) 聚焦深度DOF曝光方式:紫外线、X射线、电子束、极紫外,蝕刻技術（Etching Technology）,蝕刻技術（Etching Technology）是將材料使用化學反應物理撞擊作用而移除的技術。可以分為:濕蝕刻（wet etching）:濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的.乾蝕刻（dry etching）:乾蝕刻則是利用一种電漿蝕刻（plasma etching）。電漿蝕刻中蝕刻的作用，可能是電漿中离子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（Ra
14、dical）与晶片表面原子間的化學反應，甚至也可能是以上兩者的复合作用。现在主要应用技术:等离子体刻蚀,常见湿法蚀 刻 技 术,CVD化學气相沉積,是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。,化學气相沉積 CVD,化 学 气 相 沉 积 技 术,常用的CVD技術有：(1)常壓化學气相沈積（APCVD）；(2)低壓化學气相沈積（LPCVD）
15、；(3)電漿輔助化學气相沈積（PECVD）较为常见的CVD薄膜包括有： 二气化硅（通常直接称为氧化层） 氮化硅 多晶硅 耐火金属与这类金属之其硅化物,物理气相沈積（PVD）,主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。PVD以真空、測射、离子化或离子束等方法使純金屬揮發，与碳化氫、氮气等气體作用，加熱至400600（約13小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等110m厚之微細粒狀薄膜，PVD可分為三种技術：(1)蒸鍍（Evaporati
16、on）；(2)分子束磊晶成長（Molecular Beam Epitaxy；MBE）；(3)濺鍍（Sputter）,解 离 金 属 电 浆（淘气鬼）物 理 气 相 沉 积 技 术,解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。,离子植入（Ion Implant）,离
17、子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。,化 学 机 械 研 磨 技 术,化学机械研磨技术（化学机器磨光， CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨
18、垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。,制 程 监 控,量测芯片内次微米电路之微距，以确保制程之正确性。一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。,光罩检测（Retical检查）,光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会
19、被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。 当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。 一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。,铜制程技术,在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此
20、可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30-40的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。,半导体制造过程,後段（Back End） -后工序构装（Packaging）：IC構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（die saw）、黏晶（die mount /
21、die bond）、銲線（wire bond）、封膠（mold）、剪切/成形（trim / form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。测试制程（Initial Test and Final Test）,1 晶片切割（Die Saw）,晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 晶粒（die）切割分離。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲進行晶片切割，首先必須進行 晶圓黏片，而後再送至晶片切割機上進行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了 膠帶的皺摺與晶粒之相互碰撞。,2黏晶
22、（Die Bond）,黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導線架則經由傳輸設 備送至彈匣（magazine）內，以送至下一製程進行銲線。,3銲線（Wire Bond）,IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會 向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。,4封膠（Mold）,封膠之主要目的為防止濕氣由外部侵入、以機械方式支 持導線、內部產
23、生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。,5剪切/成形（Trim /Form）,剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構 所組成。,6印字（Mark）,印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規格及製造者等資訊。,7檢驗（Inspection）,晶片切割之目的為將前製程加工完成之晶圓上一顆
24、顆之 檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗。,8封 装,制程处理的最后一道手续，通常还包含了打线的过程。以金线连接芯片与导 线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。,硅器件失效机理,1 氧化层失效：针孔、热电子效应2 层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。3 金属互连及应力空洞4 机械应力5 电过应力/静电积累6 LATCH-UP7 离子污染,典型的测试和检验过程,1。芯片测试（wafer sort）2。芯片目检（die visual）3。芯片粘贴
25、测试（die attach）4。压焊强度测试（lead bond strength）5。稳定性烘焙（stabilization bake）6。温度循环测试（temperature cycle）8。 离心测试（constant acceleration）,9。渗漏测试（leak test）10。高低温电测试11。高温老化（burn-in）12。老化后测试（post-burn-in electrical test）,芯片封装介绍,一、DIP双列直插式封装,DIP(DualInline Package) 绝大多数中小规模集成电路(IC) 其引脚数一般不超过100个。 DIP封装具有以下特点：1.适合
26、在PCB(印刷电路板)上穿孔焊接，操作方便。2.芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。,Through-Hole Axial & Radial,DIP(雙列式插件)Use(用途):Dual-Inline-PackageClass letter (代號):DependValue Code(單位符號):Making on componentTolerance(誤差):NoneOrientation(方向性):Dot or notchPolarity(极性):None,Through-Ho
27、le Axial & Radial,SIP(單列式插件)Use(用途):Single-Inline-Package for resistor network or diode arraysClass letter (代號):RP, RN for resistor network, D or CR for diode array.Value Code(單位符號): Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor netwo
28、rk.Tolerance(誤差):NoneOrientation(方向性): Dot, band or number indicate pin 1Polarity(极性):None,Surface Mount Component (表面帖裝元件),Surface Mount Component (表面帖裝元件),PLCCDescription:Small Outline Integrated Circuit (SOIC)Class letter:U, IC, AR, C, Q, RLead Type :J-lead # of Pins:20-84 (Up to 100+) Body Type:
29、PlasticLead Pitch:50 mils (1.27 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component (表面帖裝元件),MELF(金屬電极表面連接元件)Description(描述):Metal Electrode Face (MELF) have metallized terminals cylindrical body. MELF component include Zener diodes, Resistors,
30、Capacitors, and Inductors.Class letter:Depends on component typeValue Range:Depends on component type Tolerance:Depends on component type Orientation:By polarityPolarity:Capacitors have a beveled anode end. Diodes have a band at the cathode end.,二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装,QFP（Plastic Quad Flat Pack
31、age）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。QFP/PFP封装具有以下特点：,Surface Mount
32、 Component,PQFPDescription:Plastic Quad Flat PackClass letter:U, IC, AR, C, Q, RLead Type :Gull-wing # of Pins:44 and up Body Type:PlasticLead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component,QFP (MQF
33、P)Description:Quad Flat Pack (QFP), Metric QFP (MQFP)Class letter:U, IC, AR, C, Q, RLead Type :Gull-wing# of Pins:44 and up Body Type:Plastic (Also metal and ceramic)Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,BGA球
34、栅阵列封装,当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。,三、PGA插针网格阵列封装,PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。ZIF(Zero Insertion Force S
35、ocket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：1.插拔操作更方便，可靠性高。2.可适应更高的频率。,四、Surface Mount Component,BGADescription:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Cera
36、mic Column Grill ArrayClass letter:U, IC, AR, C, Q, RLead Type :Ball Grid (Column Grill for CCGA) # of Pins:25 - 625 Body Type:Plastic, metal or ceramicLead Pitch:1.5 mm to 1.27 mm (50 mils)Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,63Sn-37Pb,五、CSP芯片尺寸封装,随着全球电子产品
37、个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。,六、MCM多芯片模块,为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。,集成电路相关知识1,晶体管发明人：1947/12 美国贝尔试验室 John Bardean和Walter Brat
38、tain 发明第一个点接触的晶体管 1948/1 William Shockley 提出结型晶体管理论。集成电路发明人：杰克。基尔比（Jack Kilby） 1958年9月报第一块锗集成电路,集成电路相关知识2,集成度：指每个芯片上的等效门数（2IN-nAND）,集成电路相关知识3,摩尔定律 集成电路的集成度每三年提高四倍,加工的特征尺寸缩小为1/SQRT2.1965年以来证明了其的存在。,微处理器发展年表,90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，微米(mm)是纳米(nm)的1000倍。我们常以工艺线宽来代表更先进的半导体技术，如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。,
