数电第五章时序逻辑电路ppt课件.ppt

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1、1,概 述,一、时序电路的特点,1. 逻辑功能特点,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,2. 电路组成特点,(1) 与时间因素 (CP) 有关；,(2) 含有记忆性的元件(触发器)。,输入,输出,2,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,3,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、顺序脉冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路触

2、发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,4,5,5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,一、 分析的一般步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP触发沿,特性方程,输出方程,状态方程,计算,6,二、 分析举例,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),例 5.1.1,解,7,计算，列状态转换表,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,画状态转换图,000,001

3、,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有形成循环。,不能自启动：,无效状态形成循环。,方法1,8,方法2 利用卡诺图求状态图,Q2n+1 Q1n+1 Q0n+1,001,011,111,101,000,010,110,100,000,001,011,111,110,100,010,101,9,画时序图,CP下降沿触发,Q2,Q1,Q0,000,001,011,111,110,100,000,Y,10,5.1.2 时序电路的基本设计方法,1. 设计的一般

4、步骤,时序逻辑问题,逻辑抽象,状态转换图（表）,状态化简,最简状态转换图（表）,电路方程式（输出方程、状态方程）,根据状态方程、触发器特性方程，求出驱动方程,选定触发器的类型,逻辑电路图,检查能否自启动,11,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,状态方程,1,0,1,0,1,0,0,1,0,0,0,1,1,例 5.1.2,12,选用 JK 触发器,驱动方程,约束项,逻辑图,Y,1,检查能否自启动：,110111000,能自启动,/0,/1,(Moore型),13,1/1,例 5.1.

5、3,设计 一个串行数据检测电路，要求输入3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出入数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,14,状态分配、状态编码、状态图,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,选触发器、写方程式,选 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q2,1,状态方程,

6、15,驱动方程,约束项,逻辑图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,16,5.2 计数器 (Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。,二、计数器的特点,1. 输入信号：,计数脉冲 CP,Moore 型,2. 主要组成单元：,时钟触发器,17,三、 计数器的分类,按数制分：,二进制计数器十进制计数器N 进制(任意进制)计数器,按计数方式分：,加法计数器减法计数器可逆计数 (Up-Down Counter),按触

7、发器翻转是否同时分：,同步计数器 (Synchronous )异步计数器 (Asynchronous ),按开关元件分：,TTL 计数器CMOS 计数器,18,5.2.2 二进制计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。,3 位二进制同步加法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,19,一、二进制同步计数器,1. 3位二进制同步加法计数器,(1) 结构示意框图与状态图,输入计数脉冲,送给高位的进位信号,20,21,FF2、FF1、FF0,Q2、Q1、Q0,设计方法

8、一：,按前述设计步骤进行 （P297 299）,设计方法二：,按计数规律进行级联,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,= T0,= T1,= T2,(2) 分析和选择触发器,21,J0= K0 =1,J1= K1 = Q0,J2= K2 = Q1Q0,串行进位,触发器负载均匀,并行进位,低位触发器负载重,(3) 用T 型触发器构成的逻辑电路图,22,C = Q2n Q1n Q0n,23,(5) n 位二进制同步加法计数器级联规律：,(4) 用T 型触发器构成的逻辑电路图,23,Borrow,若用T 触发器：,2. 3 位二进

9、制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,24,3. 3 位二进制同步可逆计数器,(1) 单时钟输入二进制同步可逆计数器,加/减控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,25,(2) 双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0= CPU+ CPD,CPU 和CPD 互相排斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,CPU,CPD,26,4. 集成二进制同步计数器,(1) 集成 4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0 = 0000,同步并行置数,异

10、步清零,Q3 Q0 = D3 D0,1) 74LS161 和 74LS163,27,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,28,74163的状态表,2) CC4520,使能端也可作计数脉冲输入,计数脉冲输入也可作使能端,异步清零,29,(2) 集成 4 位二进制同步可逆计数器,1) 74191（单时钟）,加计数时CO/BO= Q3nQ2nQ1nQ0n,并行异步置数,30,2) 74193(双时钟),31,二、二进制异步计数器,1. 二进制异步加法计数器,CP0 = CP,CP1 =

11、Q0,CP2 = Q1,用T 触发器 (J = K = 1)下降沿触发,C = Q2n Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0= CP,32,D 触发器构成的 T 触发器 ( D = Q )， 下降沿触发,若改用上升沿触发的 D 触发器？,33,2. 二进制异步减法计数器,012345678,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 (J = K = 1) 上升沿触发,CP0= CP,CP1= Q0,CP2= Q1,二进制异步计数器级间连接规律,34,3. 集成二进制异步计数器,74197

12、、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,35,二-八-十六进制计数器的实现,M = 2,计数输出：,M = 8,计数输出：,M = 16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,36,5.2.3 十进制计数器,（8421BCD 码）,一、十进制同步计数器,1. 十进制同步加法计数器,状态图,时钟方程,输出方程,37,状态方程,选择下降沿、JK 触发器,驱动方程,J0 = K0 = 1,J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n , K3 = Q0n,逻辑图,检查能否自启动,将无效状态1010

13、1111代入状态方程：,1010,1011,0100,1110,1111,1000,1100,1011,0100,能自启动,38,2. 十进制同步减法计数器,3. 十进制同步可逆计数器,39,4. 集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,(1) 集成十进制同步加法计数器,40,(2) 集成十进制同步可逆计数器,1) 74190 (单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,41,2)

14、74192 (双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,42,二*、十进制异步计数器,3. 集成十进制异步计数器,异步清零功能,异步置“9”功能,异步计数功能,M = 2,M = 5,M = 10,CP,CP,43,六进制计数器,七进制计数器,5.2.4 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),例 利用EWB观察同步和异步归零的区别。,44,一、利用同步清零或置数端获得 N 进制计数,思 路：,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2. 求归零逻辑表达

15、式；,1. 写出状态 SN 1 的二进制代码；,3. 画连线图。,步 骤：,例5.2.1 用4位二进制计数器 74163 构成十二进制计数器。,解：,1.,= 1011,2. 归零表达式：,3. 连线图,同步清零,同步置零,45,二、利用异步清零或置数端获得 N 进制计数,当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）,思 路：,步 骤：,1. 写出状态 SN 的二进制代码；,2. 求归零逻辑表达式；,3. 画连线图。,例5.2.2 用二-八-十六进制异步计数器197构成12进制计数器。,状态S12的作用：产生归零信号,异步清零,异步置零,46,三、 计数容量的

16、扩展,1. 集成计数器的级联,CP,1,CO0,16 16 = 256,1 2 4 8,10 20 40 80,10 10 = 100,47,2. 利用级联获得大容量 N 进制计数器,1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,例,用 74290 构成 六十 进制计数器,N1= 10,N2 = 6,个位,十位,异步清零,个位芯片应逢十进一,60 = 6 10 = N1 N2 = N,48,2) 用归零法或置数法获得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器。,用 SN 产生异步清零信号：,用 SN1 产生同步置数信号：,先用两片7

17、4161构成 256 进制计数器,49,74162 同步清零，同步置数。,再用归零法将M = 100改为N = 60进制计数器，,即用SN1产生同步清零、置数信号。,先用两片74162构成 1010 进制计数器，,50,1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；,用集成十进制计数器扩展容量后，终值 SN (或SN1 )的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。,要 点,51,52,52,53,5.3 寄存器和读/写存储器(Register and

18、Random Access Memory),5.3.1 寄存器的主要特点和分类,一、 概念和特点,1. 概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,2. 特点,主要由触发器构成,一般不对存储内容进行处理。,并行输入,并行输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行输入,串行输出,53,54,二、 分类,1. 按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、 串入并出、串入串出),2. 按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存

19、器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),55,5.3.2 基本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器 (74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,56,二 、双 4 位锁存器 (74116),Latch,(一) 引脚排列图和逻辑功能示意图,异步清零,送数控制,数码并行输入,数码并行输出,(二) 逻辑功能,清零,送数,保持,57,三、 4 4 寄存器阵列 (74170、74LS170),(一) 引脚排列图和逻辑功能示意图,并行数码输入,

20、数 码 输 出,AW0、AW1, 写入地址码,AR0、AR1, 读出地址码, 写入时钟脉冲, 读出时钟脉冲,58,(二) 逻辑功能,16个D锁存器 构成存储矩阵,能存放4个字: W0、W1、W2、W3,0,00,0 0 0 1,0 0 0 1,01,0 0 1 0,0 0 1 0,10,0 1 0 0,0 1 0 0,11,1 0 0 0,1 0 0 0,1,写 入 禁 止,0,00,0 0 0 1,01,0 0 1 0,10,0 1 0 0,11,1 0 0 0,1,1 1 1 1,特点: 能同时进行读写; 集电极开路输出,每个字有4位：,58,59,5.3.3 移位寄存器,一、单向移位寄存

21、器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000101,000010,00001,0000,000,00,0,60,左移寄存器,Di,左移输入,左移输出,驱动方程,状态方程,主要特点：,1. 输入数码在 CP 控制下，依次右移或左移；,2. 寄存 n 位二进制数码。n个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。,3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。,61,二、双向移位寄存器,62,三、集成移位寄存器,1. 8 位单向移位寄存器 74164,63,74194功能表,2. 4 位双向移位寄存器 74LS1

22、94,64,65,5.3.4 移位寄存器型计数器,结构示意图,特点：,电路结构简单，计数顺序一般为非自然态序，用途极为广泛。,66,一、环形计数器,1. 电路组成,2. 工作原理,1000,0100,0010,0001,有效循环,0000,1111,0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无效循环,67,3. 能自启动的环型计数器,68,二、扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环,自启动电路：,P36

23、0 图5.3.16,69,5.3.5 读/写存储器 RAM,(Random Access Memory),存储单元, 存放一位二进制数的基本单元(即位)。,存储容量, 存储器含存储单元的总个(位)数。,存储容量 = 字数（word） 位数（bit）,地址, 存储器中每一个字的编号,2561，2564 一共有 256 个字，需要 256 个地址,10244，10248 一共有 1024 个字，需要 1024 个地址,地址译码, 用译码器赋予每一个字一个地址,N 个地址输入，能产生 2N 个地址,一元地址译码(单向译码、基本译码、字译码),二元地址译码(双向译码、位译码) 行译码、列译码,70,一

24、、RAM 的结构,CS,I / O,71,例 对 256 4 存储矩阵进行地址译码,一元地址译码,8线 256线,缺点: n 位地址输入的译码器,需要 2n 条输出线。,1 0 1 0,二元地址译码,4线 16线,1 0.0,1 0 0,8 位地址输入的地址译码器,只有 32条输出线。,72,25 (32) 根行选择线,10 根地址线, 2n (1024)个地址,25 (32)根列选择线,1024 个字排列成, 32 32 矩阵,当 X0 = 1，Y0 = 1 时，,对 0-0 单元读(写),当X31 = 1，Y31 = 1时，,对 31-31 单元读(写),例 1024 1 存储器矩阵,73

25、,二、RAM的存储单元,1. 静态存储单元,基本工作原理：,T5、T6 门控管控制触发器与位线的连通,0,读操作时:,写操作时:,T7、T8 门控管控制位线与数据线的连通,0,MOS管为简化画法,74,六管 CMOS 存储单元,N,P,特点：,PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.,75,2. 动态MOS存储单元,单管MOS存储单元,写操作:,字线为高电平 T1 导通若位线为高电平( 1 )，则C1充电若位线为低电平( 0 )，则C1放电,读操作:,字线为高电平 T1 导通若U1= “1”，则C1向CB放电使UB= “1”若U1= “0”，则UB= “0

26、”,因CBC1 ，在完成读操作后，UB=U1 C1 / （C1+ CB）很小需要高灵敏度读出器，每次读出后需进行“刷新”。,门控管,76,三、RAM 容量的扩展,1. 位扩展,地址线、读/写控制线、片选线并联,输入/ 输出线分开使用,如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAM,00,10,77,2. 字扩展,78,四、RAM 芯片举例,片 选,输出使能,写入控制,79,80,5.4 顺序脉冲发生器,5.4.1 计数型顺序脉冲发生器,顺序脉冲,分类,计数型,移位型,81,1. 由四进制计数器( JK 触发器) 和译码器构成,CP,Q0,Q1,Y0,Y1,Y2,Y3,82,2. 由 D 触发器和译码器构成,结果与前同,防止竞争冒险,83,5.4.2 移动位型顺序脉冲发生器,状态图同环型计数器，能自启动，只有 4 个有效状态，但不需译码器。,(一) 由环型计数器构成,84,5.4.3 用 MSI 构成顺序脉冲发生器,3位二进制计数,译码器,缓冲寄存,