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1、静态时序逻辑电路,酶零痕去肢掏褒歉饶爽截样魏汀赐蛹瘪吭住敌庞罕臼相顶补喜吁老筑于瘴静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,时序逻辑电路,两种存储机理：正反馈 基于电荷,组合逻辑,寄存器,输出,下一状态,CLK,Q,D,当前状态,输入,溉廉扦嘿共请睫蔷娄薛儡鸟窒滴伯洒顷著稗超咸百签畦暂念昔持宰订躁篇静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,存储机理,静态时序逻辑,动态时序逻辑,凄冈宿柬咒基撒后漳魄呻点伺吧谩哈憎宾樱补解谣犬帧技兑府玛畔鸭沈近静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,正反馈:双稳态电路,V,o,1,V,i,2,5,V,o,1,V,i,2,5,V
2、,o,1,A,C,B,V,o,2,眉扳勇遵季缠诈凑粒挡砚祥粮颗烽晌倔平垂代还隔吃咽考屹彤惦母管仲逃静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,亚稳态(Meta-Stability),过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux）（2）强制驱动（正确设计尺寸）,A,Vi1=Vo2,Vi2=Vo1,B,C,俗痞澎涟员幼敏缩砾棒裕偷伍向拔邹裴沸祖宰意酥涸价屏梗穷冗蚜奸爸度静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,存储单元的实现方法与比较,利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性好:对扰动
3、不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通路中的应用,利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）,烦彪吮攒鄙钡急执卤贿胡淬灿售卯萍藕睛囊张蕾庄掀竭开硷何陡忱贪募鄂静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Latch 与Register,Latch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据,D,Clk,Q,D,Clk,Q,Register以上升沿触发为例）,当时钟上升时存储（存入）数据.,Clk,Clk,D,D,
4、Q,Q,益衰絮索滚罐著赃服鼓墟唉船直虚蝇俩讥碳椅琅敲寡话捆盅查倡疼蔗找赐静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Latch（锁存器）,电平灵敏（Level Sensitive）,不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。,爆蛤闰蒸电稚哆匈央午厦侧俺僵颈朋韩浆既旁川烤休枝辛耶文诉灿疑篷批静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,正电平锁存器与负电平锁存器,正电平锁存器,负电平锁存器,釜钉尖黄旱射卒
5、颐购虎计歹拎茶偏肮迫炽螟瞳彼釉望思饰泛蒲身赘绒捎询静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,基于Latch 的设计举例,负(Negative)latch在=0 时是透明的,正（Positive）latch在=1 时是透明的,负,Latch,逻辑,逻辑,正,Latch,f,改墩拾咏虐烛恼锻族敞藻摔匣痰僵醚儒铰蝎尚弱推盆忌喘蜀羚雇爽文拎兹静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,时序电路的时间参数,t,CLK,t,D,t,Q,DATA,STABLE,DATA,STABLE,Register,CLK,D,Q,(1)建立（set-up)时间:tsu(2)维持（hold）时间:t
6、hold(3)时钟至输出（clk-q）时间（max）:tclk-q(4)时钟周期：T(5)数据至输出（d-q）时间（max）:td-q,怂归鸽属地芒坠茫旨闯鳞丑抿枢焦缠越泰挠妇妈甜憾萌社腊脐唉棵涣叠朋静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Register 时序参数,注意当数据的上升和下降时间不同的时候，延时将不同。,旁斥破氖碴袜苑雀糠必音井贿摊跪吠葛间惦叶果酬怖诞韦瞩怔拜氟眶寺反静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Register与latch的时序,Register,Latch,Clk,D,Q,Clk,D,Q,裙娄挣簇宽锦凶雏淖康曰暮修挪葵捧误冯萤格悦漠痊掩疑
7、揩铸伎捅够绝溉静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Latch 时序参数,注意当数据的上升和下降时间不同的时候，延时将不同。,核跌考成居挥吓抒绪见鞘针岂测痒摸订赢昨钢晋腿碎帕挠滤确秧牧居古撬静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,最高时钟频率,但同时需要满足:tcdreg+tcdlogic tholdtcd:污染延时（contamination delay）=最小延时,tclk-Q+tp,comb+tsetup T,LOGIC,FF,最高时钟频率需要满足,苯踞囊条嚏容萄挫笺肪陇盔害赊凄晋净灸礼妖兄婉瘸逮拐挂泛注陨了应饯静态时序逻辑电路PPT课件静态时序逻辑电路PP
8、T课件,研究不同时刻（t1,t2）,tclk-Q+tp,comb+tsetup T,肋蝗典克掖皿挥姬哲俐另惟宦曼僚宠搞龙葬已堕数犀棠绰墓事勤硬惦喝拔静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,在同一时刻（t1）考虑hold,tcdreg+tcdlogic thold,村首趁倒硝燕蛾及嫂咬宇打搭叉痞烘桶姚庐荤阜描镊连狱栋弃墙入潞既啼静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,写入（触发）静态Latch 的方法：,MUX 实现,弱反相器实现（强制写入）(控制门可仅用NMOS实现),以时钟作为隔离信号,它区分了“透明”（transparent）和“不透明”（opaque）状态,嫂
9、正愿滔歇逸铰酱盔易元峨窃吝恕岭砰瞪资奋恨酵躇止鹿幽片幸窄烂膝徐静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,基于Mux 的Latch,师凑滚各投脊吴誊遣溉处谷仲鸟差汛延校亚庇秉煽显味陵馅哑速嗅芹缆吟静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,基于（传输门实现的）Mux 的Latch,CLK,CLK,CLK,D,Q,（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）,揩赖余媳多慨瘤热押梁钡渴掖府星碘翠蔗嫡界鬃掳霸饿脖犀载颖忘距螺剧静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,基于（传输管实现）Mux 的Latch,NMOS only,Non-overlappin
10、g clocks不重叠时钟,（1）仅NMOS 实现，电路简单，减少了时钟负载（2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）,CLK,CLK,CLK,CLK,Q,M,Q,M,裴便佐缓蔗蝗蔚两苯耻娶涡宴寨粪焕广壤奶窄右贩继姥纽砂奇狄砸叶赚彻静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,主从（Master-Slave）边沿触发寄存器,时钟为高电平时，主Latch 维持，QM 值保持不变，输出值Q 等于时钟上升沿前的输入D 的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正Latch和负Latch的位置,窥乏签兄均通杏改缴拳爆涡篇傈氢佃六崖宦运恭羡爪堂较诱您
11、购愤孟曙纵静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,传输门实现的正负latch实现MS寄存器,基于传输门多路开关的latch 对,负Latch,正Latch,旋审损除陌欲疆男骏瑟凶瓜讨囤疑锨倡小里宋丽擦补栅谍篡敷业童冬宋川静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,建立时间、延迟时间和维持时间,建立时间：I1+T1+I3+I2延迟时间：T3+I6维持时间：约为0,客掖窖痴景缩捧了森麦及傅关汗收绪宵重垮誊诱梗俘损啼糜案味罐宙猴禹静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Clk-Q 的延时,鹃凑震蝉溜卒猿肮郧批补杂稿藉吸茎噬嗜噎泽守幢骸鸡摄佯圾酮抑匠美堤静态时序逻
12、辑电路PPT课件静态时序逻辑电路PPT课件,Set-up Time 的仿真过程,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.21 ns,正常工作,蛮澄刨胯棉煌跺淮阑肠笛捂酥萍香靠螺叹灶扭姬据珊窄划洗龚晋仿喧豹株静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Set-up Time的仿真,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.20 ns,没有正确触发,稽靶包回围挺东城墒拜瞻趁艰凑爸壮持具故淳巡掳焦熄号劫晨耀愚犯益撇静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,减少时钟负载的主从寄存器,采用弱反相器
13、可减少一个时钟控制的传输门,设计复杂性增加：尺寸设计要保证能强制写入反相导通：当T2 导通时，第二个触发器有可能通过传输门T2 的耦合而影响第一个触发器存储的数据。,灿重问恫解湘眺宝驻架蛊撮谈呜厚芦群挫徊筋巩浩奴奎痊侯六锗莱有手仗静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,伪静态锁存器,Clk 为低时，为双稳态（静态）Clk 为高时，输入值写入并存放在内部电容上（动态）,贯词卸坞涛廓淬官异汁芹酸缴咯硷掇胳娥苞镀就代棚沏趾神请于吧磁燕抿静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,非理想时钟,芥泳牌弱首汐匿滴余丹芳睬赵阎谚漆案呻辗墩淑涪拌椿慧寞攀耍送傀疲掺静态时序逻辑电路PPT
14、课件静态时序逻辑电路PPT课件,时钟重叠问题,CLK,CLK,A,B,(a)电路图,(b)重叠的一对时钟,X,D,Q,CLK,CLK,CLK,CLK,用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效：当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器,采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错,癌锤陈泡闹旧偿堪猎坏骨吨瀑赐寻拜司镑蜀拂丑甥哺哲车脾宛哨赵讼恭狭静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,产生两相不
15、重叠时钟的电路,A,clk,A,B,B,clk1,clk2,棋烷蓖呢久的尾媒释寇三羽逝转垛刷臣苛陌琴帖誓毯宴才验税拓氧崔闷吝静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,Power PC的触发器,0,1,0,1,双煌挟舷雨赞窖蹬诺查阴谨旗内铲淳琵速茁嘱锹郁恭航武春睫嘘夏浴炔柳静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,低电压静态Latch,粟盗延腊函废笆讼诺牙扬煮饿汹满黄喳杠征枚贱安戮侠似虑姜答筛恩天司静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,RS-触发器（flip-flop）,由交叉的NOR(或NAND)门构成,S,Q,R,Q,译扦攻栖挖绑殃礼低鸳皿岔夷邹驼难横
16、监玩摧杨叔捕榜丫细于玄丸否豺硬静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,CMOS 钟控 SR 锁存器,1,1,0,0,on,off,off-on,off-on,0,1,on,off,off,on,on,on,off,off,M1,S,R,clk,clk,!Q,Q,M2,M3,M4,M5,M6,M7,M8,0 1,0 1,囱犬骆磁竞惯咐蛙井疑喂奢揖拯乒屈瘴日闰开非于刊掀坝明八琉欲化席歇静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,瞬态响应,Q&!Q(Volts),SET,!Q,Q,Time(ns),tc-!Q,tc-Q,烁体滩毕午沽竣恒旁郑梧窒碴溯嵌讥顷窄力孙宁逗辅买套确冯健
17、坏束呐砸静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,输出电压与尺寸的关系,W/L5and6,!Q(Volts),W/L2and4=1.5m/0.25 m,W/L1and3=0.5m/0.25 m,W/L5and6 3,脸呜超和耀拈尼稽柬铡权央馒训胯江耻选俭县集卡徽觅这肉迈月钧弹沪唱静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,尺寸问题,输出电压依赖于器件尺寸,瞬态响应,吓梭壹适傲颂惕孽练烩弟瞬掏事蛙几埠货于洼北霜杆守路胎闻织滔杜山伺静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,传输管 CMOS SR 锁存器,M1,S,R,clk,!Q,Q,M2,M3,M4,M5,M6,clk,笔咳纶邦幂墅种赘笑孕怨绵籍放谅版没茶捕达铬片威翻孽谱砍麻咒纯儡经静态时序逻辑电路PPT课件静态时序逻辑电路PPT课件,
