第三章 组合逻辑电路ppt课件.ppt

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1、,第三章 组合逻辑电路,Chapter 3 Combinational Logic Circuit,第三章 组合逻辑电路,数字电子技术,3.1,概述,3.1 概述,数字电子技术,根据逻辑功能的不同，可把数字电路分为组合逻辑电路（Combinational Logic Circuit）和 时序逻辑电路（Sequential Logic Circuit）两大类。 一、组合逻辑电路的特点 功能上：任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即无记忆功能。 电路结构上：只由逻辑门组成，不包含记忆元件，输出和输入之间无反馈。 二、逻辑功能的描述方式 逻辑函数表达式,3.1 概述,数字电

2、子技术,由框图可知，输入与输出之间的逻辑关系可用一组逻辑函数表示：,图3.1.1 组合逻辑电路的框图,3.1 概述,数字电子技术, 逻辑电路图 真值表 卡诺图 波形图 语言描述,组合逻辑电路的其它描述方式,3.2 组合逻辑电路的分析和设计方法,数字电子技术,分析和设计是一对逆过程。,3.2.1 组合逻辑电路的分析方法,所谓“分析”，即根据逻辑电路找出电路的逻辑功能。 分析的目的：求出逻辑功能或证明给定的逻辑功能正确与否。,3.2 组合逻辑电路的分析和设计方法,数字电子技术,一、分析步骤：,（1）分别用符号标注各级门的输出端。,（2）从输入端到输出端逐级写出输出变量对输入变量的逻辑表达式，最后得

3、到输入变量表示的输出函数表达式。需要时用卡诺图或公式化简法化简逻辑函数成最简形式。,（3）列真值表。,（4）根据真值表或函数表达式确定电路的逻辑功能。有时功能难以用简练的语言描述，此时列真值表即可。,3.2 组合逻辑电路的分析和设计方法,数字电子技术,二、分析举例 【例1】分析图3.2.1所示电路的逻辑功能。,图3.2.1 【例1】逻辑电路图,表321 【例1】真值表,3.2 组合逻辑电路的分析和设计方法,数字电子技术,3.2.2 组合逻辑电路的设计方法,所谓“设计”：即根据给出的实际逻辑问题，求出实现这个逻辑功能的最简逻辑电路。 所谓“最简”：是指所用器件最少，器件种类最少，而且器件之间的连

4、线也最少。,（1）进行逻辑抽象 分析事件的因果关系，确定输入和输出变量； 定义逻辑状态的含意； 根据因果关系列出真值表；,一、设计步骤,3.2 组合逻辑电路的分析和设计方法,数字电子技术,【例2】三人裁判举重比赛，一个主裁判，两个副裁判。认为杠铃举上时，各裁判按自己前面的电键（为1），否则不按（为0）；裁判结果用红绿灯表示，红绿灯均亮（为1）表示“完全举上”，只红灯亮表示“需研究录像决定”，其余为未举上。 （1）三个裁判均按下自己的电键，红绿灯全亮； （2）两个裁判（其中一个为主裁判）按下自己的电键，红绿灯全亮； （3）两个副裁判或一个主裁判按下自己的电键，只红灯亮； （4）其余情况红绿灯全灭

5、。 试用两级与或电路实现满足上述四种要求的逻辑控制电路。,3.2 组合逻辑电路的分析和设计方法,数字电子技术,（2）根据真值表求出最简逻辑表达式；,（3）选定器件的类型：SSI、MSI或PLD等；,（4）根据器件类型将逻辑函数化简或变换成适当的形式。,（5）根据(4)得出的函数式画出逻辑电路图。,图3.2.2【例2】举重裁判电路逻辑图,3.2 组合逻辑电路的分析和设计方法,数字电子技术,二、完整设计举例【例3】试用与非门设计一个将8421-BCD码转换为余3码的码制转换电路（99级国教考题）。,3.3 若干常用中规模组合逻辑电路,数字电子技术,3.3.1 编码器（Encoder）,“编码”：即

6、为了区分一系列不同的事物，将其中的每个事物用一个二值代码表示。 编码器的逻辑功能：把输入的每一个高、低电平信号变成一个对应的二进制代码。,目前，一些常用的逻辑电路已经制成了中、小规模集成化电路产品。,数字电子技术,3.3 若干常用中规模组合逻辑电路,一、普通编码器（Common Encoder） 特点：任何时刻只允许输入一个编码信号，否则将发生混乱。 3位二进制普通编码器示例：,图3.3.1 3位二进制普通编码器框图,数字电子技术,3.3 若干常用中规模组合逻辑电路,表3-3-1 3位二进制普通编码器真值表,数字电子技术,3.3 若干常用中规模组合逻辑电路,由于普通编码器在任何时刻 当中仅有一

7、个取值为1，即只有真值表中所列的8种状态，而且它的（ ）种状态均为约束项。因此，由真值表可得到逻辑式：,思考1：如何用与非门实现8421-BCD码普通编码器？,或门实现,与非门实现,数字电子技术,3.3 若干常用中规模组合逻辑电路,二、优先编码器（Priority Encoder）,特点：允许同时输入两个以上编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。 下面以8线-3线优先编码器74LS148为例分析优先编码器的工作原理。74LS148框图（俯视图）如下：,图3.3.2 74LS148的俯视图,数字电子技术,

8、3.3 若干常用中规模组合逻辑电路,图3.3.3 74LS148的逻辑图,数字电子技术,3.3 若干常用中规模组合逻辑电路,国产半导体集成电路型号命名法,C T 74LS148 E D,T:TTLH:HTLE:ECLC:CMOSM:Memory,E:-4085CC:070CR: -5585CM: -55125C,D:陶瓷直插P:塑料直插W:陶瓷扁平B:塑料扁平T:金属圆形,数字电子技术,3.3 若干常用中规模组合逻辑电路,表3-3-2 74LS148功能表,数字电子技术,3.3 若干常用中规模组合逻辑电路,由逻辑图和功能表可知：,（1） 为选通输入端，只有在 （即S=1时）编码器才能正常工作；

9、而在 （即S=0时）所有的输出端均被封锁在高电平。且此时，输出,（由功能表第一行体现）。,数字电子技术,3.3 若干常用中规模组合逻辑电路,（2） 为选通输出端，其表达式为：,此式表明：只有当所有的编码输入端均为高电平（即没有编码输入），且S=1（ ）时， 才为低电平。 为低电平表示“电路工作，但无编码输入”。（功能表第二行所示）。,数字电子技术,3.3 若干常用中规模组合逻辑电路,（3） 为扩展端，用于扩展编码功能，其表达式为：,此式表明：只要任何一个编码输入端有低电平信号输入（即有编码信号），且S=1（即 ）， 即为低电平。所以， 低电平输出信号表示“电路工作，且有编码输入”。（功能表第3

10、10行所示）。,数字电子技术,3.3 若干常用中规模组合逻辑电路,（4）在 ，且有编码输入的工作状态下，允许 当中同时有几个输入端低电平，且其中 优先权最高， 优先权最低。,【例1】试用两片74LS148接成16线-4线优先编码器，将 16个低电平输入信号 编为00001111 16个4位二进制代码，其中 的优先权最高， 的优先权最低。,接成的电路图如图3.3.4所示：,数字电子技术,3.3 若干常用中规模组合逻辑电路,思考2：如何用一片74LS148实现8421-BCD码优先编码器？,图3.3.4 用两片74LS148接成的16线4线优先编码器逻辑图,数字电子技术,3.3 若干常用中规模组合

11、逻辑电路,3.3.2 译码器（Decoder）,逻辑功能：将每个输入的二进制代码对应的输出为高、低电平信号。 译码是编码的反操作。 常用的译码器有二进制译码器（binary decoder）、二十进制译码器（binary-coded decimal decoder）、显示译码器（display decoder）等。 一、二进制译码器（最小项译码器） 输入：一组二进制代码 输出：一组与输入代码一一对应的高、低电平信号。,数字电子技术,3.3 若干常用中规模组合逻辑电路,例：3位二进制（3线8线）译码器框图如下所示：,二进制译码器可采用二极管与门阵列或三极管集成门电路等构成。,图3.3.5 3线8

12、线译码器框图,数字电子技术,3.3 若干常用中规模组合逻辑电路,（1）二极管与门阵列译码器电路,图3.3.6 二极管与门阵列构成的3位二进制译码器电路图,数字电子技术,3.3 若干常用中规模组合逻辑电路,用二极管与门阵列构成的译码器：,（2）三极管集成门译码器电路 中规模（MSI）集成电路通常采用三极管集成门（如TTL）电路。 下面以74LS138 3线8线译码器为例来分析译码器的工作原理：,优点：,结构简单,缺点：,1、电路的输入电阻较低而输出电阻较高； 2、输出的高、低电平信号发生偏移（0.7V）。 因此，二极管门阵列译码器通常用于大规模（LSI）集成电路中。,数字电子技术,3.3 若干常

13、用中规模组合逻辑电路,图3.3.7 74LS138框图及实物图,数字电子技术,3.3 若干常用中规模组合逻辑电路,表3-3-3 74LS138功能表,3-8译码器74xx138内部逻辑图,数字电子技术,3.3 若干常用中规模组合逻辑电路,74LS138框图及其各输出函数表达式如下：,最小项译码器,数字电子技术,3.3 若干常用中规模组合逻辑电路,二、二十进制译码器 逻辑功能：将输入的BCD码的10个代码译成10个高、低电平输出信号。它属于码制变换译码器中的一种。 4线10线译码器74LS42是二十进制译码器的一个典型例子，它将所输入的8421BCD码二进制代码译成十进制代码09。 74LS42

14、的功能表（真值表）如下所示：,数字电子技术,3.3 若干常用中规模组合逻辑电路,表3-3-4 74LS42功能表,数字电子技术,3.3 若干常用中规模组合逻辑电路,图3.3.8 74LS42逻辑电路图,74LS42逻辑电路图及各输出表达式如下所示：,思考：如何实现5421、2421、余3码等BCD码的译码转换？,数字电子技术,3.3 若干常用中规模组合逻辑电路,三、显示译码器 逻辑功能：将数字（09）、文字、符号（AF)等的二进制代码翻译并显示出来的电路叫显示译码器。它包括译码驱动电路和数码显示器两部分。 按发光物质分，数码显示器可以分为以下四种类型： 1）半导体显示器，亦称发光二极管（LED

15、）显示器； 2）荧光数字显示器，如荧光数码管、场效发光数字板等； 3）液晶数字显示器，如液晶显示器（LCD)、电泳显示器等； 4）气体放电显示器，如辉光数码管、等离子显示板等。,数字电子技术,3.3 若干常用中规模组合逻辑电路,数码显示实物图,数字电子技术,3.3 若干常用中规模组合逻辑电路,半导体数码管（八段）外形图及等效电路,缺点: 工作电流较大，每一段工作电流在10mA左右。,优点: 工作电压低、体积小、寿命长、可靠性高，响应时 间短（ ），亮度较高。,数字电子技术,3.3 若干常用中规模组合逻辑电路,LED的驱动电路 既可以用半导体三极管驱动，也可以用TTL与非门驱动。,数字电子技术,

16、3.3 若干常用中规模组合逻辑电路,有机化合物液晶显示器结构及工作原理（动态散射效应）,缺点: 亮度很差，响应速度较低（10200ms）。,优点: 功耗极小 ，工作电压很低（1V）。,数字电子技术,3.3 若干常用中规模组合逻辑电路,例：BCD七段字符译码显示电路,图3.3.9 7448驱动BS201A（a）接线图 （b）七段显示字型,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,有灭零控制的数码显示系统实例图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,表3-3-5 74LS48功能表,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,四、译码器的应用 （1）在存储器中

17、的应用 用作地址译码器或指令译码器，译码器输入地址码，输出为存储单元地址。如n位地址线可寻址 个单元。 （2）扩展应用 在需进行大容量译码时，可将芯片进行扩展。 【例2】试用两片74LS138组成4线16线译码器，将输入的4位二进制代码 译成16个独立的低电平信号 。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,图3.3.10 用两片74LS138接成的4线16线译码器,+5v,如何用74LS138实现5线32线译码器？,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,（3）实现逻辑函数 由于n变量二进制译码器可以提供变量的 个最小项非的输出，而任何逻辑函数均可化为最小项之和的

18、标准形式，所以利用二进制译码器和一些必要的逻辑门可以实现逻辑函数。 【例3】用74LS138实现函数F(A,B,C)=AB+AC+BC 【例4】试用74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数为,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,【例3】解答图示,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,注：实现多变量译码输入的逻辑函数时，可以先扩展再按上述方法实现。 思考：如何用74LS138实现组合逻辑函数,(4)有些二进制译码器还可作数据分配器使用。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,数据传输过程中，有时需要将数据分配到不同的数据通道上，

19、能够完成这种功能的电路称为数据分配器，亦称多路分配器、多路调节器，简称DEMUX，其电路为单输入、多输出形式。,3.3.3 数据分配器（ Demultiplexer）,1、DEMUX的应用 基本用途：有选择的将一个数据送到多路输出中的一路。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,2、数据分配器的逻辑功能 DEMUX的功能如同多位开关一样，将输入D送到选择输入指定的通道上（如图3.3.11所示）。,图3.3.11 数据分配器示意图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,图3.3.12 数据分配器示意图,表3-3-6 数据分配真值表,图3.3.12所示为一个四路数据

20、分配器的逻辑图，D为被传输的数据， ， 是选择输入端， 为数据输出端。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,3、1路8路DEMUX74138（应用（4） 74138不仅可以作3线8线译码器，而且还可用作1路8路数据分配器（如图3.3.13所示）。,图3.3.13 74138用作1路8路数据分配器的逻辑符号（a）国际逻辑符号 （b）惯用逻辑符号,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,3.3.4 数据选择器（ Multiplexer ）,能够实现从多路数据中选择一路进行传输的电路叫做数据选择器，亦称多路调制器、多路开关或多路选择器（简称MUX）。 1、数据选择器的

21、逻辑功能 MUX的功能正好与DEMUX相反，为多输入、单输出形式。,目前，常用的MUX有二选一、四选一、八选一和十六选一等多种类型。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,图3.3.14 四选一数据选择示意图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,2、八选一数据选择器74151,八选一MUX需要3个选择输入端，8个数据输入端，并有互补的原码和反码两种输出形式。 74151的惯用逻辑符号和真值表如下所示：,图3.3.15 74151惯用逻辑符号,表3-3-7 74151真值表,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,3、双四选一数据选择器74153,

22、74153包含两个完全相同的4选一MUX，两个MUX有公共的地址输入端，而数据输入和输出端各自独立。通过给定不同的地址代码（ ),即可从4个输入数据中选出所需要的一个，并送至输出端Y。 74153的惯用逻辑符号和真值表如下：,图3.3.16 74153惯用逻辑符号,表3-3-8 74153真值表,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,例：试用双四选一MUX74LS153组成一个8选一MUX。,图3.3.17 用双四选一MUX74153组成8选一MUX示意图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,4、数据选择器的应用（1）与数据分配器（DEMUX）一起实现多路信号

23、分时 传送。【例1】,图3.3.18 多路信号的分时传送,SA,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,（2）实现组合逻辑函数 原理：若逻辑函数变量的数目与数据选择器选择输入端的数目相等，则函数最小项的数目就与数据选择器输入端的数目相同，这样可以直接用数据选择器实现逻辑函数。 【例2】试用74151实现逻辑函数F(A,B,C)=AB+AC+BC,图3.3.19 用74152实现逻辑函数,1 1 1 1,0 0 0 0,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,【例3】试用一片74151实现逻辑函数,图3.3.20 用74151实现逻辑函数,（a） 引入变量的卡诺图,（

24、b） 逻辑图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,【例4】试用半片双四选一74153实现交通信号灯故障监视电路。,思考：如何用一片74151实现逻辑函数,图3.3.21 74151实现交通信号灯监视电路图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,（3）数据选择器的扩展 【例5】下图为一个将十六选一MUX扩展为六十四选一MUX的实例。,图3.3.22 数据选择器的扩展,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,使用MUX和DEMUX实现组合逻辑函数F的共同点是： 1）不用对F进行化简，可节省时间； 2）检查和排除故障容易； 3）可以使集成芯片的数目减到

25、最少。,3.3.5 数值比较器（ Digital Comparator ）,在一些数字系统当中经常要求比较两个数字的大小。为完成这一功能所设计的各种逻辑电路简称为数值比较器。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,一、一位数值比较器 两个1位二进制数A,B相比的情况有以下几种： AB（即A=1,B=0），则 ，所以可用 作为AB的输出信号 。 同理可用 作为AB的输出信号 。 同理可用AB 作为A=B的输出信号 。 于是，1位数值比较器的电路图可如下设计：,图3.3.23 1位数值比较器逻辑图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,二、多位数值比较器 在比较两个

26、多位数的大小时，必须自高而低的逐位比较，而且只有在高位相等时，才需比较较低位。 下图示出了4位比较器CC14585的逻辑图。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,在比较两个4位以上的二进制数时，应将两片以上的CC14585级联，组合成位数更多的比较电路。 例：试用两片CC14585组成一个8位比较器。,图3.3.25 将两片CC14585接成8位数值比较器,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化为若干步加法运算加移位进行的。因此，加法器是构成算术运算器的基本单元。 一、1位加法器 1、半加

27、器（Half Adder） 若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。 半加器的真值表、逻辑表达式、电路图和惯用符号如下所示：,3.3.6 加法器（ Adder ）,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,表3-3-9 半加器的真值表,图3.3.26 半加器的电路图和惯用逻辑符号,半加器的逻辑表达式,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,2、全加器（Full Adder） 将两个多位二进制数相加时，除了最低位以外，每一位都应考虑来自低位的进位，即将两个对应的加数和来自低位的进位3个数相加。这种运算称为全加，所用电路称为

28、全加器。 1位全加器的真值表、逻辑表达式、电路图和惯用符号如下所示：,表3-3-10 全加器的真值表,全加器的逻辑表达式,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,图3.3.27 全加器的电路图和惯用逻辑符号,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,二、多位加法器 1、串行进位加法器 原理：依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI即可构成多位串行加法器。 例：4位串行进位加法器电路如下：,图3.3.28 4位串行加法器电路,应用举例：多人表决电路。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,2、超前进位加法器 为了提高运算速度，须减小

29、或消除由于进位信号逐级传递所耗费的时间。由于第i位的进位输入信号 一定能由 和 唯一确定，所以可先得出每一位全加器的进位输入信号，而无需再从最低位开始向高位逐级传递进位信号了，这就有效的提高了运算速度。 采用这种结构形式的加法器为超前进位（Carry- Lookahead）加法器。,串行进位加法器的优点：电路结构比较简单； 缺点：运算速度慢。,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,下图示出了4位超前进位加法器74LS283的电路图：,图3.3.29 74LS283的逻辑图,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,由图可知，两个加数送到输入端到完成加法运算只需三级门

30、电路的传输时间，这样，运算速度大大提高了，但电路复杂程度也随之急剧上升。 为扩充相加数的位数，可将多片低位加法器级联。 例：4片74283级联成16位二进制加法电路的电路为：,图3.3.30 74283级联成16位二进制加法电路,数字电子技术基础,3.3 若干常用中规模组合逻辑电路,三、用加法器设计组合逻辑电路 对“变量变量”或“变量常量”类型的逻辑函数用加法器设计起来非常简单。 例：试设计一个代码转换电路，将BCD代码的8421码转换成余3码。,图3.3.31 用加法器设计的代码转换电路,数字电子技术基础,3.4 组合逻辑电路中的竞争冒险现象,一、竞争冒险现象及成因,图3.4.1 竞争冒险现

31、象,数字电子技术基础,成因：当两个输入信号同时向相反的逻辑电平跳变时（一个从1变为0，一个从0变为1） ，由于存在时刻上的差异，使两个信号在 的极短时间内同时为高电平或低电平，从而产生尖峰脉冲，不符合门电路稳态下的逻辑功能，产生内部噪声。 竞争：门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，一个从0变为1）的现象叫竞争。 有竞争不一定产生尖峰脉冲。 由于竞争而在电路输出端可能产生尖峰脉冲的现象叫做竞争冒险。,3.4 组合逻辑电路中的竞争冒险现象,数字电子技术基础,3.4 组合逻辑电路中的竞争冒险现象,二、检查竞争冒险现象的方法 1、可通过逻辑函数式判断组合逻辑电路中是否有竞争冒险

32、存在。只要输出端的逻辑函数在一定条件下能化简成 或 的形式，则可判定存在竞争冒险（此方法适用于任何瞬间只可能有一个输入变量改变状态的情况）。 2、用计算机辅助分析，运行数字电路的模拟程序。 在Foundation2.1中演示顺序脉冲中的竞争冒险现象。 3、用实验检查。,数字电子技术基础,3.4 组合逻辑电路中的竞争冒险现象,优点： 缺点：,尖峰脉冲一般都很窄（几十ns以内），只要在输出端并接一个很小的滤波电容 （TTL电路中通常为几十几百皮法），就足以将尖峰脉冲的幅度削弱至门电路的阈值电压以下。 例：,图3.4.2 接入滤波电容消除竞争冒险现象的示意图,简单易行。,增加了输出电压波形的上升和下

33、降时间，使波形变坏。,三、消除竞争冒险现象的方法 （一）接入滤波电容,数字电子技术基础,3.4 组合逻辑电路中的竞争冒险现象,（二）引入选通脉冲 例：,优点：缺点：,图3.4.3 引入选通脉冲消除竞争冒险现象的示意图,简单，不需增加电路元件。,正常的输出信号也将变成脉冲信号，宽度与选通脉冲相同，且此选通脉冲必须与输入信号同步。,数字电子技术基础,3.4 组合逻辑电路中的竞争冒险现象,（三）修改逻辑设计 有时可用增加冗余项的方法消除竞争冒险现象。 例：将 化成 ，可使电路功能不变，而消去B=C=1时的竞争冒险现象。,优点：运用得当可收到令人满意的结果。 缺点：有利条件并不是任何时候都存在，其适用范围是有限的。,图3.4.4 修改逻辑设计消除竞争冒险现象的示意图,数字电子技术基础,本章小结,本章小结,数字电子技术,Preview:,预习,Chapter 7,习题练习,数字电子技术,本章习题(必做)：3.1, 3.5, 3.10, 3.12, 3.13, 3.16, 3.17(1,3), 3.18(2,4), 3.21, 3.22(2,4),3.23R.P.Jain: p187-p190, selective p234-p236, selective,