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1、1,第九章 集成电路版图设计实例,2,3,9.1 常用版图设计技巧,1. MOS管的合并,4,9.1 常用版图设计技巧,2. MOS管的拆分,5,9.1 常用版图设计技巧,3.阱合并,在CMOS集成电路工艺中，阱的占据面积是比较大的，在阱电位一致的情况下，合并相同电位的阱可以节省很大的芯片面积,6,9.2 数字版图设计实例,1.反相器,垂直走向MOS管结构,水平走向MOS管结构,7,9.2 数字版图设计实例,1.反相器-并联反相器的版图,直接并联,共用漏区,8,9.2 数字版图设计实例,2.与非门,按电路图转换,MOS管水平走向设计,9,9.2 数字版图设计实例,3.或非门,按电路图转换,MO
2、S管水平走向设计,10,9.2 数字版图设计实例,4.传输门,11,9.2 数字版图设计实例,5.三态反相器,12,9.2 数字版图设计实例,6.多路选择器,13,9.2 数字版图设计实例,7.D触发器,14,9.2 数字版图设计实例,8.二分频器,15,9.2 数字版图设计实例,8.二分频器,16,9.2 数字版图设计实例,9.一位全加器,17,9.2 数字版图设计实例,9.一位全加器,18,9.3版图设计前注意事项,电流密度考虑匹配性考虑精度考虑噪声考虑,19,9.4版图设计时注意事项,设置分辨率（在Layout Editing视窗中选择Options-Display查看x snap sp
3、acing 与y snap spacing是否与工艺相符。多层接触孔尽量不要叠在一起，实在不行就并排放在一起，否则影响成品率。走线相接触的地方，最好是交叠处理，以保证良好接触。引脚的命名需要规范化，骆驼式或者是用下划线隔开，不用担心长度。 为避免引线之间相互交叉，每一层连线的走向最好一致，比如，金属1设计为横向，金属2设计为纵向，当版图设计时连线交叉时，金属1和金属2之间不会短接。在芯片版图空余空间，多打衬底接触，多打接触孔，尤其是地线和电源线更要多打孔，以降低电源和地线上孔的电阻，从而降低线上的电压降。,20,9.4版图设计时注意事项,为了避免干扰，数字电源地和模拟电源地要分开。宽长比大的管
4、子最好拆分，有利于减少栅电阻，提高特征频率。最好用金属连接各个小管子的栅极，避免天线效应，提高成品率。不要在任何模块或者器件之上走信号线。关键的信号线的长度应尽量短，而且尽量用最上层金属走线，绕开敏感区域。连线布置可以采用并联走线，线的宽度应尽量宽。无论PMOS管和NMOS管，其衬底接触与MOS管的距离应尽量小，最好是最小间距。如果PMOS管和NMOS管之间的距离很近，那么在两个MOS管之间必须设置衬底接触，而且在衬底接触中的接触孔要足够多。,21,9.5静电保护电路设计实例,这种电路的原理通过钳位使外部的静电产生的电荷放电到电源或者是地，同时增加限流电阻限制流入芯片中的电流大小。,22,9.
5、5静电保护电路设计实例,MOS管型静电保护,MOS管要分成多个管，叉指结构，以便形成多支路共同放电。因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，因此还要保证放电通路导线上孔的数目应尽量多。MOS型静电保护因为具有PMOS和NMOS两种类型的管子，因此放电时可能会引发CMOS电路的闩锁效应。静电放电时，会在导线和多晶栅的接触孔上会产生瞬时高温。,23,9.5静电保护电路设计实例,MOS管型静电保护,24,9.5静电保护电路设计实例,二极管型静电保护,25,9.5静电保护电路设计实例,限流电阻画法,1. 电阻尽量做的尽量宽一些，主要有两方面的考虑，一是电
6、阻本身做的宽能够有更大的电流容限，二是电阻做的宽，可以在其上放置更多的接触孔。2电阻两头的接触孔一定要离金属的边缘远一些，因为在静电放电时，瞬间会有大电流，放电通路上会产生一个瞬时的高温，相比较与单纯的金属而言，用于连接金属和电阻的接触孔的阻值较大，温度会更高，所以包围接触孔的金属的边缘要远离接触孔，防止金属烧断。,26,9.5静电保护电路设计实例,电源静电保护,芯片正常工作时，A点电位为高，B点为低，泄放管不导通。当瞬间的静电高压冲击到来时，图中的二极管导通，VDD为静电高压，RC电路对高压有延迟，故A点电压较VDD上升慢，而使反相器PMOS管导通，B点电压上升，使大尺寸的泄放管导通，静电电
7、流被泄放掉。一般时候，人体静电放电的上升时间仅为10ns左右量级，而芯片启动时间为ms量级，因此，要使静电放电电路仅在放电时启动，而又不影响芯片正常工作的情况下，静电放电电路的RC时间常数必须在两者之间，通常可以取0.1s到1s量级。,27,9.5静电保护电路设计实例,电源静电保护,28,9.5静电保护电路设计实例,二级保护,29,9.5静电保护电路设计实例,二级保护,30,9.6运算放大器版图设计实例,原理图,31,9.6运算放大器版图实例,布局考虑,1. 按照具体电路的对称性要求以及电路结构，将电路中的具体晶体管按照电路中的相对位置对称排布。2. 按照具体电路设计的文件，确定每个支路通过的
8、最大工作电流，按照该电流对应的导线宽度再增加一定的裕量，确保电路的性能。3. 根据具体电路的要求，确定电路中的输入输出引线，确定其与电源和地在整体布局中的位置。,32,9.6运算放大器版图实例,布局,因为差分对管和有源负载的对称性最重要，所以采用共质心设计，将Q1 拆分为Q1a和Q1b，Q2拆分为Q2a和Q2b, 将Q4 拆分为Q4a和Q4b，Q5拆分为Q5a和Q5b，分别交叉放置，且按照电路中的位置排置，这样也能保证电流通路的对称性。而电流源Q3，Q6和Q8采用叉指方式放置，保证三个管子的对称性，同时Q7管尽量与Q4和Q2靠近，电阻和电容则按照走线方便排布,33,9.6运算放大器版图实例,输
9、入差分对版图设计-对称性考虑,34,9.6运算放大器版图实例,输入差分对版图设计-电流考虑,输入对管共质心结构电流流动,输入对管叉指结构电流流动,35,9.6运算放大器版图实例,版图实例,36,9.6运算放大器版图实例,偏置电流源版图设计,低度对称方案设计,三管拆分版图设计,37,9.6运算放大器版图实例,偏置电流源版图设计,高度对称方案设计,重点考虑Q3和Q6管的对称性的高优先级，将Q3和Q6管利用叉指结构方式设计，属于高度对称版图设计。,38,9.6运算放大器版图实例,有源负载管版图设计,中度匹配设计,高度匹配设计,39,9.6运算放大器版图实例,整体版图实例,40,9.7带隙基准源版图实
10、例,原理图,41,9.7带隙基准源版图实例,寄生PNP双极型晶体管版图设计,采用CMOS工艺实现PNP双极型晶体管。在N阱工艺条件下，PNP晶体管一般采用图9.49中的结构实现，N阱中的P+区（与PMOS管的源漏区相同）为发射区 ，N阱本身为基区，P型衬底为集电区，因为是N阱工艺，所以P型衬底接至系统最负电源（或地）。,42,9.7带隙基准源版图实例,寄生PNP双极型晶体管版图设计,43,9.7带隙基准源版图实例,寄生PNP双极型晶体管版图设计,带隙基准源中，PNP晶体管的比例一般是1:4或是1:8，为对称起见，采用33排列。对1:8比例的设计如图,1:8比例PNP管对称设计,44,9.7带隙
11、基准源版图实例,寄生PNP双极型晶体管版图设计,1:4比例PNP管对称设计,45,9.7带隙基准源版图实例,寄生PNP双极型晶体管版图设计,1:4比例PNP管对称设计,1:8比例PNP晶体管版图,46,9.7带隙基准源版图实例,对称电阻版图设计,R1与R2的叉指结构,47,9.7带隙基准源版图实例,对称电阻版图设计,插入R3后的结构1,48,9.7带隙基准源版图实例,对称电阻版图设计,插入R3后的结构2,49,9.7带隙基准源版图实例,对称电阻版图设计,R1和R2的共质心结构版图设计,加入R3后的共质心版图设计,50,9.7带隙基准源版图实例,总体版图实例,51,9.8芯片总体设计,首先，在总
12、体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。隔离环包的层数越多，理论上吸收衬底噪声效果越好。但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。从而使模拟地受到干扰。,52,9.8芯片总体设计,53,9.8芯片总体布局,总线型版图布局,星型版图布局,
