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1、2023/2/1,第4章 集成电路版图设计,2023/2/1,集成电路版图与PCB版图区别,前者包括布线和器件结构后者只有布线,2023/2/1,Fig.MET5&MVIA5 pattern,P-sub,NWELL,PWELL,N-PKT,P-PKT,P-,N-,N+,STI,P+,PETEOS,TiSi2,SiN,USG,PSG,W,Ti/TiN,W,W,MET1,MVIA1,MET2,MET3,MET4,MVIA2,MVIA3,MVIA4,IMD2,IMD3,IMD4,IMD1,SiN,PSG,MET5,Pad,M5 SputterMET5 Align UV-CURINGMET5 etch
2、HDP-SRO DepositionPE-TEOS deposition,2023/2/1,电路 集成电路,版图设计掩膜版制造光刻等制造工艺封装与测试,2023/2/1,光 刻,涂光刻胶,曝光,显影与后烘,腐蚀,腐蚀,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,4.1 引言,版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。包括
3、几何设计规则、电学设计规则、布线规则。设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。,2023/2/1,4.2 版图几何设计规则,版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代
4、价的。描述几何设计规则的方法：微米规则和规则。,2023/2/1,把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。,层次与层次标记,2023/2/1,2023/2/1,N阱设计规则,2023/2/1,P+、N+有源区设计规则,2023/2/1,Poly层的设计规则,2023/2/1,Contact层的设计规则,2023/2/1,Metal层的设计规则,2023/2/1,Pad层的设计规则,2023/2/1,问题讨论,阱的间距和间距的规则MOS管的规则接触 金属与有源区 金属与多晶硅 VDD和VSS（衬底接触）,2023/2/1,4.3 电学设计规则
5、与布线,电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。不同的工艺线和工艺流程，电学参数有所不同。描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。,2023/2/1,布线规则,布线层选择，尽可能降低寄生效应。电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。压焊点离芯片内部图形的距离不应少于20m。,2023/2/1,4.4 晶体管版图设计,晶体管是集成电路版图中最基本和最重要的器件双极型晶体管版图设计的基
6、本原则以及设计要点MOS晶体管版图设计的基本原则以及设计要点设计技巧需在实践中不断总结,2023/2/1,4.4.1 双极型晶体管的版图设计,双极型集成电路版图设计的注意点：（1）吃透电路的设计思想，弄清电路的工作原理；（2）了解现有的工艺水平和工艺方法；（3）认真考虑成品率问题。当然，有的工程技术人员，既是电路设计者，又是版图设计者，这样将会更好地把电路设计和版图设计融为一体，更有利于实现电路设计的意图。,2023/2/1,双极集成电路中元件的形成过程和元件结构,B E C典型数字集成电路中NPN晶体管剖面图,p+,p+,n+,n-,p,n+,n+,p-,SiO2,Buried Layer,
7、Metal,pn-Isolation,pn-Isolation,2023/2/1,一、双极型晶体管版图设计特点,双极型集成电路版图设计一般原则：隔离区划分原则 几何对称设计 热对称设计 图形尺寸选择原则,2023/2/1,二、双极型晶体管的图形设计,在设计集成电路元件的图形和尺寸时，要综合考虑工艺水平的限制和对电路性能指标的要求。集成电路中对晶体管的要求主要是：(1)有一定的fT；(2)满足要求的开关时间；(3)能承受一定的电流；(4)具有较低的噪声系数；(5)具有一定的耐压。在设计电路中的某一管子时，对上述各项要求不能同等地考虑，应首先弄清此管子在电路中的作用，抓住主要矛盾，设计出符合要求的
8、管子。,2023/2/1,双极型晶体管的图形设计（1）,一般双极型晶体管的设计步骤根据BVCBO，同时参照rcs、Cjc的要求选择外延层电 阻率epi；根据管子最大工作电流ICM、fT、rB、rCS确定晶体管图形；由ICM确定有效发射区长度Leff；有以上条件和现有工艺水平确定晶体管尺寸；选取隔离岛尺寸。,2023/2/1,双极型晶体管的图形设计（2）,常用的几种晶体管图形如下：单基极条图形（适合于高频小功率管）双基极条图形（适合于输出管）基极和集电极引线孔都是马蹄形结构 发射极和集电极引线孔是马蹄形结构 梳形结构,2023/2/1,双极型晶体管的图形设计（3）,多发射极晶体管的设计：（1）多
9、发射极晶体管的优缺点（2）对多发射极晶体管的要求（3）多发射极晶体管剖面图及等效原理图,2023/2/1,双极型晶体管的图形设计（4）,集成电路中的PNP管 在模拟集成电路中常见的PNP晶体管是横向PNP晶体管，这种结构晶体管的发射区和集电区是在N型硅基片上用扩散或离子注入的办法在形成PNP管基区同时形成的，而N型基片作为横向PNP管的基区。（1）横向PNP制作（2）横向PNP管的特点（3）衬底PNP管,2023/2/1,4.4.2 MOS晶体管的版图设计,一、MOS管的典型物理表示法 MOS管的典型物理表示法包括了两个矩形，它们代表了为制造这个MOS管所需的光刻图形。当多晶硅穿过有源区时，就
10、形成了一个管子。在图中当多晶硅穿过N扩散区时，形成NMOS，当多晶硅穿过P扩散区时，形成PMOS。,2023/2/1,MOS晶体管的版图设计,二、大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的输出。它们的版图一般采用并联晶体管结构的基本技术，以及减小多晶硅栅电阻的方法。,2023/2/1,MOS晶体管的版图设计,三、器件的失配问题 总体布局问题和器件的个体或匹配体的问题（1）在版图布局中必须考虑器件分布方式对电路性能的影响；（2）器件个体或匹配体的版图设计问题是要解决具体器件的形状、方向、连接以及匹配器件在相对位置、方向等方面的问题。因为在工艺过程将引入器件的失配和误差，所以
11、在个体器件和匹配体器件的版图设计中必须充分地考虑失配和误差问题，通过版图设计避免或减小失配或（和）误差。,2023/2/1,CMOS基本门电路版图阅读,层次图例逻辑图电路图版图,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,2023/2/1,4.5 版图编辑,IC版图设计三个阶段：基本元器件版图设计、布局和布线、验证。,版图设计前的准备工作：1、电路原理图；2、熟悉设计工具；3、建立工艺文件；4、设计验证命令文件；5、建立版图数据库；6、建立单
12、元库。,2023/2/1,版图的构成 版图由多种基本的几何图形所构成。常见的几何图形有：矩形（rectangle）、多边形（polygon）、等宽线(path和wire)、圆（circle）、弧（arc）等。版图布局布线 布局就是将组成集成电路的各部分合理地布置在芯片上。布局是有层次的：器件级、基本单元级以及功能块级布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。单元和单元库的建立,4.5.1 版图设计基本概念,2023/2/1,单元和单元库的建立,在版图设计阶段，无论是全定制还是半定制版图设计一定都会用到单元或单元库。所谓全定制设计方法就是利用人机交互图形系统，由版
13、图设计人员从每个半导体器件的图形、尺寸开始设计，直至整个版图的布局布线。而在标准单元设计方法中，基本的电路单元(如非门、与非门、或非门、全加器、D触发器)的版图是预先设计好的，放在CAD工具的版图库中。这部分版图不必由设计者自行设计，所以叫半定制。所以在半定制设计中常用到标准单元法，标准单元是一种图形高度相等，但宽度可按设计需要自由给定的结构。在规定高度、可变宽度范围内，设计者可设计多种尺寸、多种功能的元器件。,2023/2/1,单元和单元库的建立,单元库里四种符号：逻辑符号（symbol view）线路图（schematic view）版图（layout view）抽象图（abstract
14、view）,2023/2/1,工艺文件的建立,工艺文件（Technology File）：各层的颜色、线型、显示等单层和双层性质视图（view）及其性质物理设计规则,2023/2/1,4.5.2 版图设计中提高可靠性的措施,考虑电性能和热性能一、提高金属化层布线的可靠性（1）大量的失效分析表明，因金属化层（目前一般是A1层）通过针孔和衬底短路，且A1膜布线开路造成的失效不可忽视，所以必须在设计布线时采取预防措施。例如尽量减少A1条覆盖面积，采用最短A1条，并尽量将A1条布在厚氧化层（厚氧化层寄生电容也小）上以减少针孔短路的可能。,2023/2/1,（2）防止A1条开路的主要方法是尽少通过氧化层
15、台阶。如果必须跨过台阶，则采取减少台阶高度和坡度的办法。例如对于厚氧化层上的引线孔做尺寸大小不同的两次光刻（先刻大孔，再刻小孔），以减小台阶坡度，如图所示。,2023/2/1,（3）为防止A1条电流密度过大造成的电迁移失效，要求设计时通过A1条的电流密度J2105A/cm2（即2mA/m2），A1条要有一定的宽度和厚度。（4）对多层金属布线，版图设计中布线层数及层与层之间通道应尽可能少。,2023/2/1,二、版图设计应考虑热分布问题 尽量降低芯片温度以降低失效率 在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹
16、配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。,2023/2/1,三、加强工艺监控 专门设计一组微电子测试图形监控工艺参数。四、其他措施 1、元件尺寸的选择要适当 2、保证电路参数的要求 3、CMOS电路抗闩锁措施,2023/2/1,版图错误有三类：1）违反几何设计规则的错误；2）电路连接错误；3）电学性能上的错误。,4.6 版图验证,2023/2/1,命令文件格式：Dracula、Diva、ZeniVERI等验证工作：DRC Design Rule CheckerERC Electrical Rule CheckerNE
17、 Net List ExtractorLVS Layout versus SchematicLPE Layout Parasitical Extractor,2023/2/1,版图验证流程,2023/2/1,Command FileFour Blocks:Description Block Input Layer Block Technology Block Operation Block,2023/2/1,Description Block*DESCRIPTIONPRIMARY=TOP123 SYSTEM=GDS2SCALE=.001MICRESOLUTION=.25MICINDISK=IN
18、.GDSOUTDISK=OUT.GDS*END,2023/2/1,Input Layer Block*INPUT-LAYER NPLUS=1 PPLUS=2 METAL=3 POLY=4 CONTACT=6 TEXT=10 ATACHMETAL SUBSTRATE=BULK 63 CONNECT-LAYER=NSD PSD POLY METAL*END,2023/2/1,Technology Block*TechnologyMASKORDER BULK Poly Met1 Met2 DIELECTRIC D1 BULK 3.7 0.275DIELECTRIC D2 Poly 4.0 0.5DI
19、ELECTRIC D3 Met1 4.2 1.42DIELECTRIC D4 Met2 4.2 1.42 CONDUCTOR Poly 0.2 10.0CONDUCTOR Met1 0.58 0.15CONDUCTOR Met2 0.58 0.15CONTACT Via1 0.09 4.0CONTACT Cont 0.09 4.0CONTACT npCont 0.09 4.0*END,2023/2/1,OPERATION COMMANDSOR Command OR layer1layer2 layer3 outputcnamelnumAND Command AND layer1layer2 l
20、ayer3 outputcnamelnumNOT Command NOT layer1layer2 layer3 outputcnamelnumXOR Command XOR layer1layer2 layer3 outputcnamelnumDRC、ERC、LVS、NE Commands,2023/2/1,验证基本操作命令：1）逻辑操作命令2）尺寸调整命令3）电学节点提取命令4）设计规则检查命令5）电路器件提取命令6）电学规则检查命令7）版图与电路图一致性检查命令8）寄生参数提取命令,2023/2/1,几何设计规则的验证（DRC）DRC验证命令格式：出错条件出错输出 出错条件：EXT la
21、y1 LT n ENC lay1 lay2 LT n INT lay1 lay2 LT n WIDTH lay1 LT n 出错输出语句，可以在其中列出出错单元的名称(Cell Name)及层次(layName)，并写成：OUTPUT CellName layName。,2023/2/1,例:（1）EXTT POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7m时出错，其中T更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单元E105一个错误标志。（2）WIDTH CON LT 0.6 OUT
22、PUT E53A 44 这一句意味着接触孔宽度0.6m小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。,2023/2/1,版图的电学验证（ERC）电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。,2023/2/1,ERC检查的主要错误有如下几种：节点开路；短路；接触孔浮孔；特定区域未接触；不合理的元器件节点数（或扇出数）。,2023/2/1,版图参数提取（LPE）对已设计的版图提取各种器件、它们的连接关系以及各种寄生电容和电阻
23、，这实质上是自动地建立一种模型。提取各参数后，可以进行如下工作：(1)作为电特性检验的基础，利用这些参数将版图还原成电路图，并与原始电路图比较，以便更严格地查找错误。(2)将提取出的器件及连接关系和寄生参量等作为电路模拟的输入数据，再次进行电路模拟，以估计寄生参量对电路性能的影响。(3)如果是用自动设计方法制成的版图，从单元库中调用已检验过的单元，所以只需提取连接线关系及连线的分布电容和电阻，进行整个电路的检验即可。,2023/2/1,版图与电路图一致性检查（LVS）电路图与版图一致性检查（LVS）从版图中提取的电路同原电路图相比较，其方法通常是将两者的网表进行对比。这一工作量是很大的。为了减小对比工作量，应增大对比的单元结构。如可对较大的单元结构MOS多种逻辑门及其他组合进行比较。比较的结果，可以是完全一致或两者不全一致。设计者应对所示的错误进行必要的版图修改。,2023/2/1,作业1：P101 3、7、9,2023/2/1,作业2：1、双极型集成电路版图设计中划分隔离区的原则？2、一般双极型晶体管的设计步骤？3、常用双极型晶体管的图形有几种？各自特点？,2023/2/1,作业3：1、集成环境下的ZeniVERI验证流程？2、验证文件的结构组成？3、几何规则检查命令AREA、EXT、ENC、INT、WIDTH的作用？,2023/2/1,敬请指正,谢 谢,
