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1、第五章 触发器,内容介绍,本章介绍构成时序逻辑电路的最基本部件双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。,首先从组成各类触发器的基本部分SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。,本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。,5.1 概述,触发器：对在触发信号作用下能够存储1位二值 信号的基本单元电路一、用于记忆1位二进制信号1. 有两个能自行保持的状态2. 在触发信号操作下，可按输入信号的不同置成 0或1二、分类 1. 按触发方式（电平
2、，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 3. 按存储数据原理（静态触发器，动态触发器）,在不同的触发方式下，当触发信号到达时，触发器的状态转换过程具有不同的动作特点，在使用触发器时应注意。,静态触发器靠电路状态的自锁存储数据，而动态触发器通过栅极输入电容上存储电荷来存储数据。,Flip-Flop,5.2 SR锁存器,SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号,一 、电路结构与工作原理,1. 由或非门构成：其电路及图形符号如图所示。,工作原理,当SD=1、RD=0时，Q=1、Q=0，即便SD
3、=1信号消失（即SD回到0）,电路的1状态依然不变；当SD=0、RD=1时，Q=0、Q=1，即便RD=1信号消失（即RD回到0）,电路0状态依然不变；当SD=RD=0时，电路维持原状态不变;当SD=RD=1时，Q=Q=0(非法状态)，且当SD和RD同时回到0时,次态不定;应遵守SDRD=0的约束条件,特性表:含状态变量的真值表,2. 与非门构成的触发器：,约束条件,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,
4、3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,在任何时刻，输入都能直接改变输出的状态。例：,3. 动作特点,5.3 电平触发的触发器,在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。,一、电路结构与工作原理,电平触发SR触发器（同步SR触发器）,基
5、本SR锁存器,输入控制门,只有在CLK1时，SR才能起作用,功能表,在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端 和异步复位端,小圆圈表示低电平有效,无小圆圈表示高电平控制,不用设置初态时,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特
6、点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用,二、动作特点,仅当CLK为有效电平时，输入信号才能起作用在CLK有效的全部时间里，S和R的变化都将引起输出状态的变化，降低了触发器的抗干扰能力。,二、动作特点,这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式,为了适应单端输入信号的需要，有时将S通过反相器接到R上，构成了电平触发的D触发器（D锁存器）,D,11,00,在CLK的有效电平期间输出状态也始终跟随输入状态变化,作业:,P248: 5.1; 5
7、.4;,5.4 脉冲触发的触发器,为了避免多次翻转，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。,一 、电路结构与工作原理,1. 脉冲触发的SR触发器（主从SR触发器）（MasterSlave SR FlipFlop）：,由G5G8构成主触发器，由G1G4构成从触发器，它们通过时钟连在一起，CLK从CLK ,工作原理:,在CLK1时，主触发器按S、R变化，而从触发器保持状态不变；,在CLK由1 0（下降沿），主触发器保持，从触发器按主触发器的状态翻转，故在CLK的一个周期内，触发器的输出状态之可能改变一次,主从SR触发
8、器的特性表，和电平触发的SR触发器相同，只是CLK作用的时间不同,表示延迟输出,例5.4.1 主从型SR触发器输入信号波形，试画出输出端Q 和Q 的波形，设初态为“0”。,解：其输出波形如图所示,克服了同步RS触发器， CLK1期间多次翻转的问题，但在，仍存在不定态，输入信号仍遵守SR0.,2. 主从JK触发器：,为了解除约束：SR1时，Q也合法，则将输出端 Q 和 Q 反馈到输入端，这种触发器称为JK触发器。,翻转,(5) 功能表,注：在有些集成触发器中，输入端J和K不止一个，这些输入端是与的关系。,二、脉冲触发方式的动作特点,5.5 边沿触发的触发器,由于JK触发器存在一次变化问题，所以抗
9、干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关，这样出现了各种边沿触发器。,用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器,一、电路结构和工作原理,1、用两个电平触发D触发器组成的边沿触发器,FF1和FF2都是电平触发的D触发器，也是通过时钟相连,工作原理：,当CLK0，触发器状态不变，FF1输出状态与D相同；,0,1,0,1,0,1,利用CMOS传输门的边沿触发器（实际电路结构）,二、动作特点,（5）为了实现异步置位和复位功能，则引入了SD和RD置位端和复位端,例5
10、.5.1 试画出图5.5.4(a)所示电路的Q1和Q2的波形。设各触发器初态为0,边沿触发器也有JK触发器，它是在CLK的下降沿动作的。,在时钟控制的触发器中，由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同逻辑功能： 与输入及 在CLK作用后稳态之间的关系按逻辑功能的不同划分,有RS, JK, D, T,T等触发器,5.6 触发器的逻辑功能及其描述方法,5.6.1 触发器按逻辑功能的分类（时钟触发器）,一 、RS触发器,1. 定义：凡在时钟信号作用下，具有如表5.6.1的功能的触发器称为SR触发器,表5.6.1,2. 约束条件,3. 特性方程：,由特性表和约束条件画出输出端
11、Q*的卡诺图为,则可写出触发器输出端的方程为,特性方程,4. 状态转换图：,将触发器的特性表用图形方式表现出来,5. 逻辑符号图,触发器在时钟脉冲的下降沿动作,主从结构,1.定义,二、JK触发器,（以主从结构为例）,三、T触发器,1.定义：凡在时钟信号作用下，具有如右 特性表所示功能的触发器,（以边沿触发器为例）,四、D触发器,1. 定义：凡在时钟信号作用下，具有如右特 性表所示功能的触发器,（以边沿触发器为例）,作业:,P254: 5.18; 5.19; 5.27,t,CLK,t,t,t,t,例5.6.1 利用JK触发器构成D触发器和T触发器。,解：三个触发器的状态方程为,其电路如图5.6.
12、9所示,5.6 触发器的逻辑功能及其描述方法,5.6.2 触发器的电路结构和逻辑功能、触发方式的关系,5.6 触发器的逻辑功能及其描述方法,一、电路结构和逻辑功能,触发器的电路结构和逻辑功能之间不存在固定的对应关系,如SR触发器可以是电平触发的同步结构，也有脉冲触发的主从结构,同步SR触发器,主从结构的SR触发器,5.6 触发器的逻辑功能及其描述方法,同样的JK触发器有主从结构的和维持阻塞结构的,二、电路结构和触发方式,5.6 触发器的逻辑功能及其描述方法,触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系,如同步SR触发器属于电平触发，在CLK1触发器动作,采用
13、主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿（）触发器随输入动作如主从SR触发器和主从JK触发器,5.6 触发器的逻辑功能及其描述方法,主从JK 触发器：,5.6 触发器的逻辑功能及其描述方法,采用两个电平触发D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都输入边沿触发方式,5.6 触发器的逻辑功能及其描述方法,如维持阻塞D触发器属于上升沿触发,边沿JK 触发器,5.6 触发器的逻辑功能及其描述方法,5.7 触发器的动态特性,为确保触发器可靠翻转,对输入信号、时钟信号及它们间的互相配合关系有一定的要求5.7.1 SR锁存器动态特性 5.7.2 电平触发SR触发器动态特性一、输入信号宽度: tW二、传输延迟时间,设各门的平均传输延迟时间均为tpd,tW2tpd,tPLH= tpd,tPHL= 2tpd,tW(SCLK)2tpd,tPLH=2tpd,tPHL=3tpd,作 业,题5.19(Q4) 题5. 23 题5.25 题5.27,
