第五章CMOS集成电路版图设计课件.ppt

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1、2022/12/22 韩 良,1,第五章 MOS电路版图设计,2022/12/22 韩 良,2,5-1 MOS管图形尺寸的设计,2022/12/22 韩 良,3,思考题,MOS管沟道的宽长比(W/L)如何确定？MOS管沟道的宽度(W)和长度(L)如何确定？MOS管源漏区尺寸如何确定？,2022/12/22 韩 良,4,5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路,(1)NMOS逻辑门电路是有比电路，根据VOL的要求，确定最小R 。,(2) 根据负载CL情况和速度要求(tr和tf) 确定负载管和等效输入管的最小W/L 。,2022/12/22 韩 良,5,5.1.1 MO

2、S管宽长比(W/L)的确定 1. NMOS逻辑门电路（续）,(3) 根据静态功耗的要求来确定负载管最大的W/L 。,(4) 根据上述结果最终确定负载管和等效输入管的W/L 。,(5) 根据输入结构和等效输入管的W/L确定每个输入管的W/L 。,2022/12/22 韩 良,6,5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路,(2) 根据负载CL情况和速度要求(tr和tf) 确定等效的PMOS管和NMOS管的最小W/L 。,2022/12/22 韩 良,7,5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）,(4) 根据电路结构和等效的W/L确定每个

3、管的W/L 。,(3) 根据上述结果最终确定等效的PMOS管和NMOS管的最小W/L。,无比电路VOL与o无关,2022/12/22 韩 良,8,5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路,(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。,MOS的W/L直接影响传输门的导通电阻，因而影响传输速度。因此，根据传输速度的要求（考虑负载情况和前级驱动情况）来确定MOS管的W/L.,2022/12/22 韩 良,9,5.1.2 MOS管沟道长度(L)的确定,(2)要考虑工艺水平。,(1)要考虑MOS管的耐压能力，一般MOS管的击穿电压由源漏穿通电压决定：

4、 BVDSP=qNBL2/2osi,(3)要考虑沟道长度调制效应对特性的影响。,2022/12/22 韩 良,10,5.1.3 MOS管沟道宽度(W)的确定,(2)对于长沟器件，应根据工艺水平先考虑确定沟道宽度W，然后再根据已确定W/L的值来确定L的值。,(1)根据已确定的W/L 和L的值来确定W的值。,2022/12/22 韩 良,11,5.1.4 MOS管源漏区尺寸的确定,一般是根据MOS管的沟道宽度W和相关的设计规则来确定源漏区最小尺寸。源漏区尺寸越小，寄生电容以及漏电就越小。,MOS管的源漏区具有可互换性。,对于W/L较大的器件一般采用叉指状图形。,2022/12/22 韩 良,12,

5、5-2 版图的布局布线,2022/12/22 韩 良,13,思考题,布局布线的策略是什么？复用单元设计有什么好处？,2022/12/22 韩 良,14,5.2.1 布局1.布局的基本原则,芯片的布局设计是要解决电路图或逻辑图中的每个元件、功能单元在版图中的位置摆布、压焊点分布、电源线和地线以及主要信号线的走向等。 首先确定电路中主要单元（元件）的位置，再以主要单元为中心安置次主要单元和次要单元。 相关单元（包括压点）要尽量靠近，以主要单元为主调整单元（器件）的形状和位置，方便布线，缩短布线。,2022/12/22 韩 良,15,5.2.1 布局2.布局示例1 电子表芯片,2022/12/22

6、韩 良,16,5.2.1 布局2.布局示例2 存储器模块,2022/12/22 韩 良,17,5.2.2 布线1. 布线基本原则,最常用的布线层有金属、多晶硅和扩散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而且要短。必须用多晶硅走长线时，应同时用金属线在一定长度内进行短接。,2022/12/22 韩 良,18,5.2.2 布线2. 布线示例,2022/12/22 韩 良,19,5.2.3 优化设计 1. 源漏区面积优化,相邻同型MOS管源漏区相连接

7、时采用有源区直接连接可以减小源漏区面积，减小寄生电容和漏电，也减小了芯片面积。,2022/12/22 韩 良,20,5.2.3 优化设计 2. 器件排序优化,通过排序优化可以提高速度，减小漏电。,2022/12/22 韩 良,21,5.2.3 优化设计 3. 宽沟器件的优化设计,(1)宽沟器件可以由多个器件合成，方便布局布线，减小栅极电阻。,(2)宽沟器件源漏区开孔要充分，提高沟道特性的一致性（尤其是模拟电路）。,2022/12/22 韩 良,22,5.2.3 优化设计 4. 复用单元的设计,2022/12/22 韩 良,23,5-3 CMOS电路的抗闩锁设计,2022/12/22 韩 良,2

8、4,思考题,什么是闩锁效应？它有什么危害？ 如何消除闩锁效应？,2022/12/22 韩 良,25,5.3.1 CMOS电路中的闩锁效应,触发的必要条件：1.两个发射结均正偏2.npn*pnp 13.IPowerIH,寄生可控硅一旦被触发，电流巨增，将烧毁芯片。,2022/12/22 韩 良,26,5.3.2 抗闩锁设计的基本原则,（1）减小RS和RW ：均匀且充分设计阱和衬底的电源和地的欧姆接触，并用金属线连接，必要时采用环结构。,（2）减小npn和pnp ：加大MOS管源漏区距阱边界的距离，必要时采用伪收集极结构。,2022/12/22 韩 良,27,5.3.3 内部电路的抗闩锁设计,(1

9、)内部一般电路工作电压低，工作电流小，一般采用的方法是：充分且均匀地布置P型衬底电源的欧姆接触孔和N型衬底地的欧姆接触孔，用金属线直接连接到电源或地。,(2) 工作电流较大的器件（单元）或状态同步转换集中的模块，一般采用保护环（N+环或P+环）的结构。,2022/12/22 韩 良,28,版图示例1,5.3.3 内部电路的抗闩锁设计,2022/12/22 韩 良,29,版图示例2,5.3.3 内部电路的抗闩锁设计,2022/12/22 韩 良,30,版图示例3,5.3.3 内部电路的抗闩锁设计,2022/12/22 韩 良,31,5.3.4 芯片外围电路的抗闩锁设计,外围电路主要是指输入/输出

10、单元电路，一方面易受高压影响，另一方面工作电流很大。因此，极易发生闩锁效应，通常都采用双环保护结构，而且保护环上要充分开孔，用金属线直接连到电源或地上。,2022/12/22 韩 良,32,5.3.4 芯片外围电路的抗闩锁设计双环结构示意图,2022/12/22 韩 良,33,5.3.4 芯片外围电路的抗闩锁设计输出驱动单元局部版图示例,2022/12/22 韩 良,34,5-4 MOS电路的抗静电设计,2022/12/22 韩 良,35,思考题,MOS电路为什么要有抗静电设计？对静电保护电路有何要求？静电保护电路由那些形式？保护原理是什么？,2022/12/22 韩 良,36,5.4.1 M

11、OS电路抗静电设计的必要性,在测试、封装和使用过程中来自人体或设备的静电可达几千伏以上，而 MOS器件的栅氧化层很薄，面积很小，绝缘性能又很好，因此静电电荷形成很高的电压足以使栅氧化层击穿，使器件失效。因此，采用抗静电保护设计措施是MOS电路得以应用发展的必要前提。,2022/12/22 韩 良,37,5.4.1 ESD模式分类,ESD-Electrostatic Discharge 静电放电的4类模式：,1. 人体放电模式(Human-Boday Model, HBM) 2. 机器放电模式(MachineModel, MM) 3. 组件充电模式(Charged-Device Model, C

12、DM) 4. 电场感应模式(Field-Induced Model, FIM),2022/12/22 韩 良,38,5.4.1 ESD模式分类,1. 人体放电模式 人体放电模式(HBM)的ESD是指因人体在地上走动磨擦或其它因素在人体上已累积了静电，当此人去碰触到IC时，人体上的静电便会经由IC的脚(pin)而进入IC内，再经由IC放电到地去。,2022/12/22 韩 良,39,5.4.1 ESD模式分类,2. 机器放电模式 机器放电模式的ESD是指机器(例如机械手臂)本身累积了静电，当此机器去碰触到IC时，该静电便经由IC的pin放电。,2022/12/22 韩 良,40,5.4.1 ES

13、D模式分类,3. 组件充电模式 组件充电模式(CDM)是指IC先因磨擦或其它因素而在IC内部累积了静电，但在静电累积的过程中IC并未被损伤。此带有静电的IC在处理过程中，当其pin去碰触到接地面时，IC内部的静电便会经由pin自IC内部流出来，而造成了放电的现象。,2022/12/22 韩 良,41,5.4.1 ESD模式分类,4. 电场感应模式 电场感应模式(FIM)的静电放电发生是因电场感应而起的。当IC因输送带或其它因素而经过一电场时，其相对极性的电荷可能会自一些IC脚而排放掉，在IC通过电场之后，IC本身便累积了静电荷，此静电荷会以类似CDM的模式放电出来。,2022/12/22 韩

14、良,42,5.4.1 集成电路产品的ESD规格,2022/12/22 韩 良,43,5.4.2 MOS电路抗静电设计思想,（1）保护电路不能影响正常电路的功能；（2）保护电路放电电阻尽可能小；（3）放电回路能承受高的瞬态功耗；（4）保护电路应有抗闩锁能力；（5）保护电路占用尽可能小的芯片面积。,抗静电设计就是在电路的端口增设保护电路，使得静电电荷形成的高压在到达正常电路之前，通过保护电路将静电电荷泄放掉，而保护电路自身也不被损坏。,2022/12/22 韩 良,44,5.4.3电阻-二极管保护电路 1. 基本原理,R1为多晶电阻，起限流作用，防止放电电流过大（一般在1K左右）。Dp1 、Dn1

15、是用P +、 N +扩散区分别与阱和衬底形成的二极管，起电压箝位和电荷泄放作用。面积一般设计为1000m2左右，并采用抗闩锁的保护环结构。,2022/12/22 韩 良,45,5.4.3电阻-二极管保护电路 1. 基本原理（续）,R2为N+电阻，起延迟、缓冲作用，防止外来高电压直接作用于MOS管的栅极。阻值一般在几十左右。Dn2是R2形成的寄生二极管，起到进一步的保护作用。,2022/12/22 韩 良,46,5.4.3电阻-二极管保护电路 2. 版图示例,2022/12/22 韩 良,47,5.4.4 MOS晶体管保护电路 1. 基本原理,利用保护管NMOS和PMOS的饱和导通或沟道穿通效应

16、以及漏极寄生二极管完成静电泄放。 保护管W/L要足够大以便获得小的导通电阻，并采用抗闩锁的保护环结构。R为N+电阻，起延迟、缓冲作用。,2022/12/22 韩 良,48,5.4.4 MOS晶体管保护电路 2.版图示例,2022/12/22 韩 良,49,5-5 CMOS数字集成电路版图设计方法,2022/12/22 韩 良,50,思考题,1.集成电路芯片设计有那些方法？各种方法的优缺点是什么？,2022/12/22 韩 良,51,5.5.1全定制（full-custom)设计方法1.概念及特点,缺点是设计周期长、设计费用高，同时要求设计者具有相当深入的微电子专业知识和丰富的设计经验。,利用人

17、机交互图形系统，由版图设计者针对具体电路和具体要求，从每个器件的图形、尺寸开始设计，直至整个版图的布局布线。,可获得最佳的电路性能和最小的芯片尺寸，有利于提高集成度和降低生产成本，适用于通用芯片和高性能芯片的设计以及库单元的设计。,2022/12/22 韩 良,52,5.5.1全定制（full-custom)设计方法2.常用的CAD工具,人机交互图形编辑 设计规则检查（DRC） 电学规则检查（ERC） 版图参数提取（LPE） 版图与电路图一致性检查（LVS） 电路仿真（spice等）,2022/12/22 韩 良,53,5.5.1全定制（full-custom)设计方法3.版图举例,手表芯片,

18、高性能16位CPU,标准单元,全定制芯片的局部版图,2022/12/22 韩 良,54,5.5.2标准单元（Standard Cell）设计方法 1.概念,由于标准单元库是预先设计好的，不是为某个芯片专门设计的，因此称为半定制设计方法（semi-custom design approach）,电路基本单元及各种I/O单元都按一定的标准、依据特定工艺、由专门人员预先设计好存放于一个统一的库中，称为标准单元库。,芯片设计者只要根据电路的逻辑网表及设计约束条件，用相关软件调用标准库中的单元进行布局布线，即可快速形成最终的芯片版图。,2022/12/22 韩 良,55,5.5.2标准单元（Standa

19、rd Cell）设计方法 2.特点,对芯片设计者的微电子专业知识和设计经验要求不是很高，而对单元库和设计工具有较强的依赖性。,可获得较佳的电路性能和较小的芯片尺寸（与库单元种类的丰富程度和库单元性能有关），有利于缩短芯片设计周期，降低设计成本，适用于专用电路（ASIC）和较高性能的芯片设计。,2022/12/22 韩 良,56,5.5.2标准单元（Standard Cell）设计方法 3.芯片结构,2022/12/22 韩 良,57,5.5.2标准单元（Standard Cell）设计方法 4.标准单元库的组成,时序库：输入与输出间的时间关系及负载 特性，供时序验证用,符号库：单元特定符号，供

20、逻辑图设计用。,拓扑库：单元高度、宽度、引出端坐标及 方向，供布局布线使用。,功能描述库：单元功能的描述，供功能仿真用。,版图库：单元各层掩膜图形，供制掩膜版用,综合库：供逻辑综合用。,电路图库：单元电路图。,2022/12/22 韩 良,58,5.5.2标准单元（Standard Cell）设计方法 5.标准单元电路设计考虑,尽可能地减少单元的引出端点 （尽量内部产生）要获得较好的抗噪声性能 （N管和P管的比例）要规定一定的驱动能力 （N管和P管的尺寸）尽可能获得最佳的延迟时间 （级间的驱动）,2022/12/22 韩 良,59,5.5.2标准单元（Standard Cell）设计方法 6.

21、标准单元版图设计考虑,单元要符合等高原则，特别是电源和地线 应有相同高度。,与单元库中的任何单元（包括自身）的任 意组合都应满足设计规则的要求。,每个单元都要考虑抗闩锁，每个I/O单元 都要考虑抗静电。,尽可能小的寄生电容。,单层金属工艺尤其要考虑端口引出。,2022/12/22 韩 良,60,5.5.2标准单元（Standard Cell）设计方法 7.标准单元版图举例,2022/12/22 韩 良,61,5.5.2标准单元（Standard Cell）设计方法 8.标准单元法芯片版图设计一般过程,根据逻辑图（或逻辑网表）确定使用单元 的种类和数量，估算面积，确定芯片几何 形状（长度与宽度的

22、比值或单元行数）。,根据封装要求排布I/O单元,布电源和地的干线网,排布内部单元（布局）,布线（电源和地的支线、主要信号线、其 它线）,2022/12/22 韩 良,62,5.5.2标准单元（Standard Cell）设计方法 9.标准单元法设计阶段性局部版图,2022/12/22 韩 良,63,5.5.3门阵列（Gate Array）设计方法 1.门阵列母片,将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，将含有固定器件数不含连线的I/O相同单元排在四周，并留有固定的布线通道，形成一定规模、一定I/O端口数、没有连线(没有功能)的芯片版图。 按此版图进行掩膜版制作和流片，完成反刻

23、金属之前的所有加工工序，生产出半成品芯片（没有功能，称为“门阵列母片”），供芯片设计者进一步设计使用。,2022/12/22 韩 良,64,5.5.3门阵列（Gate Array）设计方法 2.门阵列法芯片设计,在固定规模（器件数）、固定端口数的门阵列母片的基础上，芯片设计者根据需要将内部单元和I/O单元分别进行内部连线构成所需功能的各种单元（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元库），再进行总体布局布线，构成一定功能的芯片连线版图。 按此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。,2022/12/22 韩 良,65,5.5.3门阵列（Gate

24、 Array）设计方法 3.门阵列法的特点,芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数和部分连接是固定的，利用率不能达到100， 性能不能达到最佳。 可以快速完成芯片的设计和生产，降低芯片设计成本和生产成本。 一般制成不同规模、不同引脚数的系列门阵列母片，以便适合不同规模电路的设计。,2022/12/22 韩 良,66,5.5.3门阵列（Gate Array）设计方法 3.门阵列法芯片结构,外观与标准单元法相似，只是基本单元及规模是固定的。,2022/12/22 韩 良,67,5.5.3门阵列（Gate Array）设计方法 4.内部单元阵列举例,2022/12/22 韩 良

25、,68,5.5.3门阵列（Gate Array）设计方法 5.内部单元电路连线库举例,2022/12/22 韩 良,69,5.5.3门阵列（Gate Array）设计方法 6.I/O单元结构,通过不同的连接可实现不同功能的I/O单元，如：输入端口输出端口三态输出端口输入/输出双向端口,2022/12/22 韩 良,70,5.6.4 积木块(BBL)设计方法(1)概念及特点,将固定的全定制设计模块、编译模块（一般为存储器）和标准单元设计方法结合在一起，就像堆积木一样进行布局布线，形成芯片版图。 芯片面积较小，性能较佳，设计周期短，适合于大规模ASIC（SoC）设计。,2022/12/22 韩 良

26、,71,5.6.4 积木块(BBL)设计方法(2)芯片结构,2022/12/22 韩 良,72,5.6.4 积木块(BBL)设计方法(3)芯片版图实例,2022/12/22 韩 良,73,5.6.5 可编程逻辑器件设计方法,根据布尔理论，任何组合逻辑都可由“与”和“或”来实现。所以可以设计出一种由输入变量构成的“与”矩阵，在将其输出馈入“或”矩阵的结构，如能对两个矩阵进行适当编程，即可得所需的各种逻辑功能。,2022/12/22 韩 良,74,5.6.5 可编程逻辑器件设计方法,可编程逻辑阵列PLA - Programmable Logic Array,2. 可编程阵列逻辑PAL - Programmable Array Logic,3.通用可编程阵列逻辑GAL - Generic Array Logic,4.复杂可编程逻辑器件CPLD - Complex Programmable Logic Device,5. 现场可编程门阵列FPGA - Field Programmable Gate Array,在母片上进行最后的金属化和布线,利用容丝实现连线的断通,采用CMOS浮栅工艺制造晶体管，所以可电擦电写,2022/12/22 韩 良,75,可编程逻辑阵列PLA,(1)速度慢(2)占用面较大(3)器件利用率低,在母片上进行最后的金属化和布线。,THE END,