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1、主要讨论内容:集成电路、工艺流程,集成电路简介双极性工艺流程CMOS工艺流程,一、集成电路简介,集成电路（IC）是把多个器件（如晶体管、电阻、电容等）及其间的连线同时制作在一个芯片上，形成的一块独立的、具有一定功能的整体电路。 从1947年12月美国贝尔实验室的巴丁和布拉顿制作出第一只点接触的半导体晶体管至今只有40多年的历史，但其发展速度十分迅速，现在已经应用于我们生活的方方面面，国家的建设和国防更是离不开集成电路。集成电路的出现使电子设备向着微型化、高速度、低功耗和智能化发展，加快了人类进入信息时代的步伐。,（1）集成电路产业发展趋势 Intel 公司的创始人摩尔在1956年预测了集成电路
2、发展趋势，指出集成度随时间指数增长的规律。1975年又进一步预测了未来的发展，指出集成度每18个月翻一番的增长规律。 集成电路迅速发展的原因：1、特征尺寸不断缩小，大约每三年缩小 倍。2、芯片面积不断增大，大约每三年增大1.5倍。3、器件和电路结构不断改进。,我国集成电路产业的发展状况20012009年我国集成电路产业销售额及增长率 （数据来源CSIA）,（2）集成电路的基本操作,1、形成某种材料的薄膜 在集成电路的制作过程中要形成二氧化硅膜、多晶硅膜、氮化硅膜、一些金属的硅化物膜以及作为连线的金属膜，等等。形成这些薄膜的方法主要是化学汽相沉积（Chemical Vapor Depositio
3、n, 简称CVD）或物理汽相沉积（Physical Vapor Deposition, 简称PVD）。CVD：气态反应原料在固态基体表面反应并淀积成薄膜PVD：真空条件下，用蒸发、溅射、离子轰击等方法产生原子或原子团，并最终使材料淀积在基片上2、在各种薄膜材料上形成需要的图形 图形的加工是通过光刻和刻蚀来完成的。光刻和刻蚀的作用就是把设计好的集成电路版图上的图形复制到硅片上。目前的光刻主要是光学光刻，是把掩膜板上的图形转移到硅片上。具体包括甩胶（正胶和负胶）、曝光、显影、刻蚀、去胶五个步骤。,甩胶在硅片上均匀涂敷一层光刻胶 曝光把涂胶的硅片放在掩膜板下，经过光照（一般为紫外光），使掩膜板上亮的
4、区域对应的光刻胶被曝光，而掩膜板上暗的区域对应的光刻胶不能被曝光。显影通过物理或化学方法把没曝光的胶（针对负胶）去掉。显影后掩膜板上的图形就转移到光刻胶上。刻蚀把没有光刻胶保护的那部分SiO2去掉。刻蚀后掩膜板上的图形就转移到了SiO2膜上，以前采用化学溶液进行刻蚀，称为湿法刻蚀。但因湿法刻蚀不能精确控制刻蚀速率，难以实现精细图形。目前集成电路加工都采用干法刻蚀，如反应离子（Reaction Ion Etching，简称RIE）刻蚀。去胶最后去除残留在硅片上的所有光刻胶，就得到了完成某种图形加工的硅片。,正胶和负胶的差别,光刻胶有正胶和负胶之分，若采用正胶，则曝光的光刻胶发生分解反应，在显影时
5、很容易被去掉；若采用负胶，则曝光的光刻胶发生聚合反应，变得更加坚固不易去掉。,光刻的具体步骤,3、通过掺杂改变材料的电阻率或类型 在集成电路的制作过程中可以通过扩散和离子注入的方法来改变材料的电阻率，或改变局部的杂质类型。为了避免高温过程对器件和电路性能的影响，目前集成电路主要采用离子注入的方法进行掺杂。离子注入是在常温下进行的，但离子注入后需要高温退火处理。 高温退火的作用：1、激活杂质 2、 进一步扩散3、损伤恢复,集成电路是将多个器件及其之间的连线制作在同一个基片上，使器件结构和分立元件有所不同，即产生寄生的有源器件和无源器件。寄生效应对电路的性能有一定的影响，下图是做在一个基片上的两个
6、双极性晶体管，它们之间会相互影响，因此各个元件之间的隔离是集成电路中必须考虑的问题。,（3）集成电路中进行隔离的方法,1）介质隔离：双极型集成电路中的介质隔离常采用氧化物隔离的方法，即在形成器件区域的周围构筑一隔离环，该隔离环是二氧化硅绝缘体，因而集成电路中的各元件之间是完全电隔离的。,n结隔离：如下图所示，两个晶体管分别做在两隔离区内，它们的集电区是n型外延层，两晶体管集电区间隔着两个背靠背的pn结，只要使p型衬底的电位比集电区电位低，两个晶体管就被反向偏置的pn结所隔开，实现所谓的电学隔离。,二、双极性工艺流程 典型的pn结隔离工艺是实现集成电路制造的最原始工艺，迄今为止产生的双极型集成电
7、路制造工艺都是在此基础上为达到特定的目的增加适当的工序来完成的。这里以pn结隔离的npn晶体管的形成过程为例，介绍双极型集成电路的制造工艺。,C,B,E,p,n+,n-epi,n+,P-Si,P+,P+,S,n+-BL,1、衬底选择 为了提高器件性能一般选择，晶向的硅片，因为晶向的硅界面态密度低，缺陷少，迁移率高。为了使隔离结有较高的击穿电压同时又不使外延层在后续工艺中下推的距离太多，衬底的电阻率通常选择10.cm。2、第一次光刻-N+隐埋层扩散孔光刻 一般来讲，双极型集成电路各元器件均从表面实现互联，所以为了减少集电极串联电阻效应，减小寄生pnp晶体管的影响，在制作元器件的衬底和外延层之间要
8、制作n+隐埋层。隐埋层特点1、杂质固溶度大，以使集电极串联电阻降低；2、高温时在硅中的扩散系数要小，以减少外延时隐埋层杂质上推到外延层的距离；3、与硅的晶格匹配好，以减小应力。隐埋层形成的具体步骤包括甩胶、掩膜对准、曝光、显影、刻蚀、去胶等。,C,B,E,p,n+,n-epi,n+,P-Si,P+,P+,S,n+-BL,P-Si衬底,N+隐埋层,具体步骤如下图所示在硅衬底上生长SiO2,Si-衬底,SiO2,隐埋层光刻：,涂胶,腌膜对准,曝光,光源,显影,刻蚀（等离子体刻蚀）,去胶,N+掺杂：,As掺杂（离子注入）,N+,去除氧化膜,N+,3、生长外延层,设计参数外延层的电阻率外延层的厚度Te
9、pi,A,后道工序生成氧化层消耗的外延厚度,基区扩散结深,集电结耗尽区宽度,隐埋层上推距离,外延层的厚度Tepi以及外延层的电阻率对于元件的性能起着至关重要的作用，因此这两个参数是必须要考虑的，下面对这两个参数进行具体分析,B,E,C,p,n+,n-epi,n+,P+,P+,S,P-Si,n+-BL,为了减小集电极串联电阻,饱和压降小，电阻率应取小.实际制作过程中要根据具体电路折中进行考虑和设计,为了击穿电压高，外延层上推小,电阻率应取大;,4、第二次光刻-P隔离扩散孔光刻 外延后对外延层表面进行氧化，形成一定厚度的氧化层，然后光刻氧化层形成隔离扩散窗口，再进行P+扩散和推进，隔离扩散深度应大
10、于外延层厚度（一般为Tepi的125%），目的是使隔离p+扩散与衬底有一定宽度的接触。,5、第三次光刻-P型基区扩散孔光刻,6、第四次光刻-N+发射区、集电极欧姆接触区光刻,7:第五次光刻-引线孔光为了实现各区域电极的引出，必须进行引线孔的光刻。,8、铝淀积,9:第六次光刻-反刻铝,在光刻接触孔后，若采用金属铝作为电极引线，则需要进行铝的淀积。,此次反刻的目的是在不需要铝线的地方将上步工艺中淀积的铝刻蚀掉。,双极型集成电路器件具有速度高、驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。
11、CMOS电路具有功耗低、集成度高和抗干扰能力强的特点，下面就对CMOS进行简要讲解。,三、CMOS电路及其工艺流程1、CMOS电路简介 由PMOS和NMOS组成的互补型电路称为CMOS,CMOS是CMOSFET（Complementary Metal Oxide Semiconductor Field Effect Transistor) 的简称。PMOS需要n型衬底，NMOS需要p型衬底，在CMOS电路中要把PMOS和NMOS制作在一个衬底上，CMOS电路采用做阱的方法解决了这一问题。CMOS 电路按结构可分为n阱CMOS、p阱CMOS以及双阱CMOS三种类型，具体结构如下图所示。,CMOS
12、的主要类型,P阱CMOS,N阱CMOS,双阱CMOS,2、MOS管的结构及工作原理,I,源（端）：载流子流出端，Source漏（端）：载流子流入端，Drain栅极：通过施加电压，形成导电沟道,CMOSFET,P型 Si sub,n+,gate,oxide,n+,gate,oxide,oxide,p+,p+,N阱,3、以n阱CMOS为例简述CMOS的工艺流程1、选择衬底 这一步和双极性工艺中的类似，这里不再重复2、光刻1-n阱光刻,43,具体步骤如下：生长二氧化硅（湿法氧化）：,Si(固体)+ 2H2O SiO2（固体）+2H2,N阱光刻：,涂胶,腌膜对准,曝光,光源,显影,P掺杂（离子注入）,
13、刻蚀（等离子体刻蚀）,去胶,P+,去除氧化膜,N阱掺杂：,3、光刻2-有源区光刻,N-well,N-well,SiO2隔离岛,淀积二氧化硅与氮化硅光刻有源区场区氧化去除有源区的氮化硅与二氧化硅,淀积氮化硅：,生长二氧化硅,涂胶,有源区光刻板,光刻有源区：,氮化硅刻蚀去胶,场区氧化：,场区氧化,4、光刻3- 光刻多晶硅栅,去除氮化硅薄膜及有源区SiO2,N-well,栅极氧化膜,多晶硅栅极,生长栅极氧化膜 淀积多晶硅 光刻多晶硅,生长栅极氧化膜,淀积多晶硅,涂胶光刻,多晶硅光刻板,N-well,多晶硅刻蚀,5、光刻4-N+区光刻,N+区光刻 磷离子注入 去胶,N-well,P+,去胶,6、 光刻
14、5-P+区光刻,P+区光刻 B离子注入 去胶,N-well,N-well,N+,N+,P+,P+,N+,P+,P+,N+,P-Si,N-well,N-well,B+,N-well,N+,N+,B离子注入,去胶,N+,N+,P+,P+,7、光刻6-光刻接触孔,淀积PSG. 光刻接触孔 刻蚀接触孔,N-well,磷硅玻璃（PSG),N+,P+,P+,N+,P-Si,N-well,淀积PSG,光刻接触孔,去胶,8、光刻7-光刻金属互连线,N-well,N-well,N+,N+,P+,P+,淀积金属.光刻金属互连线去胶,9、淀积钝化膜并形成压焊窗口,电路,焊盘,芯片,光刻钝化孔后的芯片示意图,浅沟槽隔离（介质隔离）,光刻胶,氮化硅,（a）,（b）,（c）,（d）,基于台面隔离的SOI CMOS基本工艺流程,
