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1、第9章 数字信号处理的实现,9.1 数字信号处理中的量化效应9.2 数字信号处理技术的软件实现9.3 数字信号处理的硬件实现,第9章 数字信号处理的实现 9.1 数字信号处理中的量化,9.1 数字信号处理中的量化效应,信号x(n)值量化后用Qx(n)表示，量化误差用e(n)表示，e(n)=Qx(n)-x(n),图 9.1.1 量化噪声e(n)的概率密度曲线(a)截尾法；(b)舍入法,9.1 数字信号处理中的量化效应,1.A/D变换器中的量化效应 A/D变换器的功能原理图如图 9.1.2(a)所示，图中(n)是量化编码后的输出，如果未量化的二进制编码用x(n)表示，那么量化噪声为e(n)=(n)
2、-x(n)，因此A/D变换器的输出(n)为,(9.1.1),那么考虑A/D变换器的量化效应，其方框图如图 9.1.2(b)所示。这样，由于e(n)的存在而降低了输出端的信噪比。,1.A/D变换器中的量化效应(9,图 9.1.2 A/DC功能原理图(a)A/DC变换器功能原理图；(b)考虑量化效应的方框图,图 9.1,假设A/D变换器输入信号xa(t)不含噪声，输出(n)中仅考虑量化噪声e(n)，信号x-a(t)平均功率用 表示，e(n)的平均功率用 表示，输出信噪比用S/N表示，,或者用dB数表示,(9.1.2),A/D变换器采用定点舍入法，e(n)的统计平均值me=0，方差,假设A/D变换器
3、输入信号xa(t,将 代入(9.1.2)式，得到:,(9.1.3),为充分利用其动态范围，取，代入(9.1.3)式，得,将 代入(9.1.2)式，得到:(,2.数字网络中系数的量化效应 数字网络或者数字滤波器的系统函数用下式表示：,式中的系数br和ar必须用有限位二进制数进行量化，存贮在有限长的寄存器中，经过量化后的系数用 和 表示，量化误差用 br和 ar表示，,2.数字网络中系数的量化效应,对于N阶系统函数的N个系数ar，都会产生量化误差ar，每一个系数的量化误差都会影响第i个极点Pi的偏移。可以推导出第i个极点的偏移Pi服从下面公式：,(9.1.4),(9.1.5),对于N阶系统函数的N
4、个系数ar，,上式表明极点偏移的大小与以下因素有关：(1)极点偏移和系数量化误差大小有关。(2)极点偏移与系统极点的密集程度有关。(3)极点的偏移与滤波器的阶数N有关，阶数愈高，系数量化效应的影响愈大，因而极点偏移愈大。3.数字网络中的运算量化效应 1)运算量化效应 在图 9.1.3 中，有两个乘法支路，采用定点制时共引入两个噪声源，即e1(n)和e2(n)，噪声e2(n)直接输出，噪声e1(n)经过网络h(n)输出，输出噪声ef(n)为,上式表明极点偏移的大小与以下因素有关：,图 9.1.3 考虑运算量化效应的一阶网络结构,图 9.1.3 考虑运算量化效应的一阶网络结构,ef(n)=e1(n
5、)*h(n)+e2(n)如果尾数处理采用定点舍入法，则输出端噪声平均值为,上式中E 表示求统计平均值，m1和m2分别表示两个噪声源的统计平均值，这里m1=m2=0，因此，,ef(n)=e1,由于e1(n)和e2(n)互不相关，求输出端噪声方差时，可分别求其在输出端的方差，再相加。这里，每个噪声源的方差均为,输出端的噪声ef(n)的方差为,由于e1(n)和e2(n)互不相关，,式中，e f1(n)和e f2(n)分别表示e1(n)和e2(n)在输出端的输出；,式中，e f1(n)和e f2,根据帕斯维尔定理(2.5.29)式，也可以用下式计算：,根据帕斯维尔定理(2.5.29)式，也可以用下式计
6、算,2)网络结构对输出噪声的影响 例 9.1.1 已知网络系统函数为,网络采用定点补码制，尾数处理采用舍入法。试分别计算直接型、级联型和并联型结构输出噪声功率。,解,2)网络结构对输出噪声的影响,图 9.1.4 例 9.1.1 的网络结构图,图 9.1.4 例 9.1.1 的网络结构图,(1)直接型。,式中,(1)直接型。式中,2)级联型。,式中,2)级联型。式中,3)并联型。,3)并联型。,输入信号x(n)方差为，均值mx=0，输出端信号功率用 表示，,输出信噪比S/N用信号和噪声的功率比计算,输入信号x(n)方差为,3)防止溢出的措施 可以采用限制输入信号动态范围的方法来防止溢出。设网络节
7、点用vi表示，从输入节点x(n)到vi节点的单位取样响应为hi(n)，,式中，xmax为x(n)的最大绝对幅度值，为保证节点vi不溢出，要求|vi|1，那么要求：,(9.1.6),3)防止溢出的措施,上式即是对输入信号动态范围的限制。例如，一阶IIR网络，单位取样响应h(n)=anu(n),|a|1,图 9.1.5 一阶滤波网络,上式即是对输入信号动态范围的限制。,例如，在图 9.1.5 中，为防止溢出，在输入支路上加衰减因子A，,设|x(n)|max=|xmax|，则有,为防止溢出，要求|y(n)|1,即,(9.1.7),例如，在图 9.1.5 中，为防,对于该例，有,(9.1.8),对于级
8、联型或并联型结构，可在每个基本节的输入支路加衰减因子，如图 9.16 所示。如果|xmax|=1，图中A1和A2均按下式计算：,(9.1.9),对于该例，有(9.1.8)对于级联型或,最后要指出的是按照(9.1.7)式或(9.1.9)式选择衰减因子是比较保守或者说是比较苛刻的。经常用下式计算：,(9.1.10),式中，是大于 1 的数，如果输入信号是方差为 1 的白噪声，可选5。,最后要指出的是按照(9.1.7)式,图 9.1.6 级联型与并联型的衰减因子,图 9.1.6 级联型与并联型的衰减因子,9.2 数字信号处理技术的软件实现,一个数字网络或数字滤波器设计完毕，知道其差分方程，可根据差分
9、方程直接编写其程序。图 9.2.1(a)是一个一般二阶基本网络，其差分方程为 y(n)=a1y(n1)+a2y(n2)+b0 x(n)+b1x(n1)+b2x(n2)式中，a1,a2,b0,b1,b2是已知参数；x(n)是输入信号，一般x(n)是一些离散的数据。,9.2 数字信号处理技术的软件实现,图 9.2.1 二阶网络结构及其级联型,图 9.2.1 二阶网络结构及其级联型,(n)=a1(n1)+a2(n2)+b0 x(n)+b1x(n1)+b2x(n2)y(n)=a3y(n1)+a4y(n2)+b3(n)+b4(n1)+b5(n2)从n=0开始加入x(n)信号，x(-1)=0,x(-2)=
10、0，初始条件为：(-1)=0,(-2)=0,y(-1)=0,y(-2)=0，a1,a2,a3,a4,b0,b1,b2,b3,b4,b5均为已知参数，其软件流程图如图 9.2.2 所示。,(n)=a1(n1)+a2(n2)+b,图 9.2.2 两个二阶网络的级联结构软件流程图,图 9.2.2 两个二阶网络的级联结构软件流程图,图 9.2.1(a)的二阶网络排序如图 9.2.3所示，图中圆圈中的数字表示排序。其运算次序如下：起始数据：v1=0,v2=0(1)v3=a1v1+a2v2 v4=b1v1+b2v2;(2)v5=x(n)+v3;(3)v6=v5;(4)v7=b0v6+v4;(5)y(n)=
11、v7;(6)数据更新：v2=v1,v1=v6,图 9.2.1(a)的二阶网络排,图 9.2.3 图 9.2.1(a)的节点排序,图 9.2.3 图 9.2.1(a)的节点排序,图 9.2.4 图 9.2.3软件流程图,图 9.2.4 图 9.2.3软件流程图,图 9.2.5 图 9.2.1(b)的节点排序,图 9.2.5 图 9.2.1(b)的节点排序,图 9.2.6 图 9.2.5的软件流程图,图 9.2.6 图 9.2.5的软件流程图,9.3 数字信号处理的硬件实现,9.3.1 专用数字信号处理集成电路 DSP56200 为 28 脚双列直插封装，其引脚可分为如下几类(见图 9.3.1)：
12、(1)主计算机接口；(2)级联接口；(3)时钟；(4)电源。,9.3 数字信号处理的硬件实现 9.3.1 专,图 9.3.1 DSP56200 引脚信号分类,图 9.3.1 DSP56200 引脚信号分类,1.主计算机接口 D0D7 是与主计算机通信的双向数据总线。A0A3 为寄存器地址。为片选信号引脚，为低电平时可访问DSP56200 片上的有关寄存器。为读信号引脚，当 为低电平时，使有关寄存器的内容呈现在数据总线上。为写信号，该信号让主机将有关内容写入由A0A3 所决定的寄存器中。,1.主计算机接口,2.级联接口 级联接口主要用于多片DSP56200 的级联应用，如图 9.3.2 所示。,
13、2.级联接口,图 9.3.2 DSP56200 的级联,图 9.3.2 DSP56200 的级联,SDI：串行数据输入引脚，用于级联模式。SDO：串行数据输出引脚，与下一级SDI连接。SSI：串行和输入，用于接收前一级SSO输出的部分和。SSO：串行和输出，与下一级芯片的SSI相连。SEI：串行误差输入，用于自适应滤波模式。,SDI：串行数据输入引脚，用于级联模式。,3.时钟与电源 CLOCK：时钟输入，用于接收时钟信号。START：启动处理信号。VCC：电源，+5 V。GND：地。,3.时钟与电源,9.3.2 通用数字信号处理器(DSP)1.DSP的主要特点及发展概况 与普通单片机相比较，D
14、SP具有以下特点：(1)采用增强的哈佛结构，将程序存储器和数据存储器分开，并有各自的总线结构(程序总线和数据总线)，这样就减少了系统对总线的压力，并可在执行指令时采用流水线操作，使读取指令、指令译码和执行指令等操作并行进行。,9.3.2 通用数字信号处理器(DSP),(2)片内带有高速阵列乘法器等专用硬件，使得一条指令可同时完成乘法和累加等复杂运算。(3)具有片上高速数据RAM和程序存储器。(4)具有高速I/O接口，提高数据交换速率。(5)具有满足数字信号处理要求的一些高效特殊指令。例如，在数字滤波和FFT等运算过程中，最频繁的操作为如下运算：y=ax+b,(2)片内带有高速阵列乘法器等专,表
15、 9.3.1 TI公司产品一览表,表 9.3.1 TI公司产品一览表,2.TMS320C25的结构特点 TMS320C25的结构是在TMS320C20 的基础上发展起来的，它通过更快的指令周期及改进的附加功能增加了数字信号处理算法功能。C25 的目标代码与C20 完全兼容。,2.TMS320C25的结构特点,图 9.3.3 TMS320C25 结构框图,图 9.3.3 TMS320C25 结构框图,TMS320C25：68 脚塑料封装，各引脚的信号及信号状态与功能请参阅产品使用手册。TMS320C25：内部可分为六大部分，下面分别介绍各部分的性能。1)数据存储器 2)程序存储器 3)辅助寄存器
16、组及辅助寄存器算术单元 4)程序计数器和堆栈 5)中央算术逻辑单元,TMS320C25：68 脚塑料封,(1)定标移位器。(2)ALU和ACC。(3)乘法器、T寄存器和P寄存器。,图 9.3.4 TMS320C25 指令执行的流水线方式,(1)定标移位器。图 9.3.4 TMS320C25,6)系统控制(1)定时器。(2)中断。(3)复位。(4)维持功耗模式。(5)多道处理和直接存储器存取。3.TMS320C25 的指令系统 1)TMS320C25 的寻址方式 2)TMS320C25 的指令集,6)系统控制,表 9.3.2 间接寻址的七种形式,表 9.3.2 间接寻址的七种形式,表 9.3.3
17、 TMS320C25 指令系统中使用的符号和缩写说明,表 9.3.3 TMS320C25 指令系统中使用的符号和,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,表 9.3.4 TMS320C25 指令一览表,表 9.3.4 TMS320C25 指令一览表,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,数字信号处理的实现课件,4.TMS320C25 的应用与开发 TMS320C25 的指令周期为 100 ns，用它来实现FIR滤波器时，每一抽头的乘法累加运算以及数据移位操作
18、仅需要 100 ns。对于一个 256 抽头的FIR滤波器，其采样频率可接近 40 kHz。TMS320C25 现已广泛应用于很多领域。,4.TMS320C25 的应用与,下面举例说明DSP在数字滤波方面的应用。如前面所述，FIR数字滤波器可用线性常系数差分方程来描述：,式中，bk为滤波器系数，M+1 为滤波器节数(即h(n)的长度)。,下面举例说明DSP在数字滤波方面的应,使用重复指令RPTK与MACD指令对：RPTK M MACD pma,dma 指令RPTK把一个 8 位立即数装入重复计数器(RPTC)内，从而使下一条指令重复执行M+1次。指令MACD pma,dma完成下列操作：(1)
19、把pma值装入程序计数器；(2)用B1 块中dma单元的数值乘B0 块中程序存储器pma单元的内容；(3)将前次乘积值加到累加器中；,使用重复指令RPTK与MACD指令对：,(4)把数据存储器B1 中的数据复制到高一位地址dma+1 的对应片内RAM中，以实现z-1的延时。(5)每次乘/累加后，程序计数器自动增加 1，指向下一个滤波器系数bk。,图 9.3.5 用TMS320C25 实时滤波的存储配置,(4)把数据存储器B1 中的数据,用TMS320C25 汇编语言写的 5 节FIR数字滤波器程序如下。程序中用XN代表x(n)，用XNM1 代表x(n1)，YN代表y(n)。CNFP；设置B0
20、为程序存储器 NXTPTIN XN，PA0；由端口PA0 取入新样本x(n)LRLKAR1，3FF；设定B1 高地址 LARPAR1；选AR1 为当前间址寄存器 MPYK0；P寄存器置 0 ZAC；累加器清 0 RPTK4；重复 5 次,用TMS320C25 汇编语言写的,MACDFF00,*-;乘/累加，AR1减 1，移位APAC；累加最后一次乘积SACHYN，1；累加器高 16 位存入YN单元OUTYN，PA1；输出滤波结果y(n)值B NXTPT；转入下一个y(n)值的滤波运算处理,MACDFF00,*-;,N节FIR数字滤波器程序如下：YN EQU 45MODE EQU 46CLOKC
21、 EQU 47XN EQU 48*;AORG 0;B START;,N节FIR数字滤波器程序如下：,*;CTABLE AORG 32；20H;CH0 DATA H0;CH1 DATA H1;CH2 DATA H2;CHN1 DATA HN-1;MD DATA 000A;SMP DATA 01F3;采样率10 kHz;START EQU$,*;,*初始化模拟接口板LOPK 7;选DM第 7 页(DP7);LACK MD TBLR MODE OUT MODE,PA0 LACK SMP TBLR CLOCK;OUT CLOCK,PA1,*初始化模拟接口板,*装入滤波器系数并进行滤波处理 LARP AR0;由AR0寻址 LRLK AR0,200；指向B0 RPTK N;重复次数为h(n)长度(十六进制)N;BLKP CTABLE,*+;装入从CTABLE开始的N个系数 CNFP;B0为程序区WAIT BIOZ NXTPT；新样值有效 B WAIT；新样值有效,*装入滤波器系数并进行滤波处理,NXTPT IN XN,PA2;指到新样值XN LRLKAR1，3FF；指向B1 末端;LARP AR1 MPYK 0 ZAC RPTK N MACD FF00,*-APAC;SACH YN,1;OUT YN,PA2;输出y(n)B WAIT;指向下一个点 END,NXTPT IN XN,PA2,
