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1、第3章 嵌入式处理器,3.1嵌入式系统的硬件组成3.2嵌入式处理器3.3SoC嵌入式处理器3.4典型的嵌入式处理器3.5ARM体系结构,3.1 嵌入式系统的硬件组成,从功能的角度：处理器存储器附属电路I/O模块调试接口,附属电路,3.1 嵌入式系统的硬件组成,3.1.1 处理器,处理器是嵌入式系统中最核心的硬件模块。不同的应用领域往往需要不同结构和性能指标的处理器产品。不同嵌入式处理器的性能指标差异很大，寻址空间一般为64KB16MB，处理器速度为0.12000MIPS。,嵌入式处理器芯片不只包括嵌入式处理器,附属电路,高速总线,低速总线,片上或片外存储器,显示设备,嵌入式处理器芯片内部架构,
2、处理器核,嵌入式系统实时性、强功耗低、面积/体积小、对可靠性要求高，决定了嵌入式处理器芯片有以下特点：功耗低。有些特殊应用功耗只有mW，W级集成了丰富的外围设备接口对实时多任务有很强的支持能力,1.SRAM属于高速存储器，通常访存周期在7100ns之间价格较高，一般适用于对速度和性能要求较高的场合单片容量不大，在几KB到几百KB2.DRAM速度比SRAM慢，通常访存周期是几十纳秒一般用于对容量要求较高的场合存储密度大，容量在几百KB到几百MB,3.1.2 存储器,3.EEPROMEPROM（光擦除电可编程只读存储器）的改进版本目前已得到广泛应用，一般用于存储容量不大但存储内容需要经常修改的场合
3、除了具有在线擦除（电擦除）与编程能力，可以实现单个存储单元的擦除与编程与EPROM比，EEPROM的缺点是集成度低，功耗较大,4.FlashEEPROM演化而来，但性能更为优越读写速度更快，存储容量更大，成本更低分为NOR和NAND，前者容量小速度快，后者容量大速度稍慢5.FRAM利用铁电晶体的铁电效应实现数据存储能够像普通的ROM存储器一样，有非易失性的存储特性与EEPROM和Flash相比有三点优势：读写速度更快、理论上可以无限次擦写、功耗低于其他非仪式性存储器,嵌入式系统的存储器，包括嵌入式处理器芯片片上或片外两部分片上存储器（在处理器芯片内部）在处理器芯片内部，处理器核并不带有核内存储
4、器，片上存储器接在总线上ROM/PROM（可直连总线上）SRAM（可直连总线上）Flash（需要通过存储控制器连总线上）片外存储器（处理器芯片外接）DRAMEPROM/EEPROMFlash处理器核通过地址总线对存储器寻址，通过数据总线读写存储器,高速总线,低速总线,片上或片外存储器,显示设备,嵌入式处理器芯片内部架构,处理器核,3.1.3 附属电路和I/O模块,附属电路I/O模块 处理器芯片与外部设备之间的交互和通信，通过芯片内部的I/O接口与芯片外部的电路/设备连接存储器映射I/O：一般的I/O设备含若干个寄存器，访问这些寄存器需要地址（I/O端口地址）。处理器一般对I/O端口地址采用与存
5、储器统一编址的方式，把I/O端口地址作为特殊的存储器地址。当使用这些特殊的存储器地址读写时，提供的是I/O功能直接存储器存取DMA技术,3.1.4 调试接口,调试是嵌入式系统开发过程中必不可少的过程。通常由主机和目标机组成程序在主机上编译和链接，得到的二进制代码下载到目标机上运行和调试主机与目标机之间的通信是通过专门的调试接口实现的，JTAG是常用的调试接口JTAG是用于硬件调试的IEEE-1149.1的标准，处理器的JTAG模块接口亦称为边界扫描端口芯片内嵌的JTAG调试模块可以接管处理器的运行，从而进行调试,JTAG的硬件调试架构,JTAG电路设计原理图,nTRST：TAP控制器复位信号，
6、可选TMS：TAP控制器模式选择信号，控制TAP控制器的状态次序TCK：TAP控制器时钟信号TDI：TAP控制器数据输出信号TDO：TAP控制器数据输入信号,嵌入式微处理器（核）技术概述基本结构RISC体系结构流水线技术高速缓存(Cache)技术,3.2 嵌入式处理器,微处理器基本结构 运行速度:指令吞吐量=每秒执行的多少百万条指令数：MIPS,DATAPATH,MEMORY,指令译码产生CONTROL,指令寄存器,RISC体系结构,嵌入式微处理器又可分为CISC 和RISC 两类CISC：复杂指令集计算机RISC：精简指令集计算机RISC 和CISC 是目前设计制造微处理器的两种典型技术大多
7、数台式PC的微处理器采用CISC体系结构大多数嵌入式处理器采用RISC 体系结构MIPS ARM,CISC指复杂指令集计算机，它的目的是要用最少的机器语言指令来完成所需的计算任务，所以指令集庞大。早期的CPU全部是CISC结构 CISC微处理器通过一种嵌入到微处理器内部的微编程技术来获得大型指令系统，就是把一条基本的指令分解为多条微指令，执行每条指令均需完成一个微指令序列 CISC微处理器的问题电路实现的面积功耗,CISC,RISC,精简指令集：保留最基本的，去掉复杂、使用频度不高的指令采用Load/Store结构统一存储器访问方式，减少指令格式，采用硬接线控制（随机逻辑）代替微编程技术主要目
8、的：减少电路实现的面积和电路功耗,CISC 和RISC 的区别,指令系统：RISC 设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色。对不常用的功能，常通过组合指令来完成。CISC 计算机的指令系统比较丰富，有专用指令来完成特定的功能。因此，处理特殊任务效率较高。CPU硬件：RISC CPU 包含有较少的单元电路，因而面积小、功耗低；而CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功耗大。存储器操作：RISC 对存储器操作有限制，使控制简单化；而CISC 机器的存储器操作指令多，操作直接应用范围：由于RISC 指令系统的确定与特定的应用领域有关，故RISC
9、机器更适合于专用机；而CISC 机器则更适合于通用机,流水线技术一般的指令执行，可以把它划分为以下几个功能段 IF：取指令 ID：指令译码 EXE：指令执行 MEM：存贮访问 WB：回写寄存器指令每个功能段执行时，只使用CPU中的与此功能相关的电路部件，而此时其它电路部件都是空闲的，电路利用效率不高使用流水线就是为了有效消除这些空闲时间：流水线是把每条指令的执行划分为多个顺序功能段（这些功能段可以被CPU中各个独立的电路部件分别并行执行），充分利用指令流经过的CPU各电路部件的每个时间段，并行处理多条指令，以最大限度的利用电路的潜能,指令流水线分析 流水线的优势只有在成批量的指令作业时才能显示
10、其性能，下图是流水线的时空图：T 2T 3T 4T 5T 6T 7T 8T 9T 10T 11T WB MEM EXE ID IF 流水线建立时间表 4T 流水线运行 3T 流水线排空时间4T,Inst1 Inst2 Inst3 Inst4 Inst5 Inst6,Inst1 Inst2 Inst3 Inst4 Inst5 Inst6 Inst7,Inst1 Inst2 Inst3 Inst4 Inst5 Inst6 Inst7 Inst8,Inst1 Inst2 Inst3 Inst4 Inst5 Inst6 Inst7 Inst8 Inst9,Inst1 Inst2 Inst3 Inst4
11、 Inst5 Inst6 Inst7 Inst8 Inst9 Inst10,Inst7,高速缓存(Cache)技术 常用的存储器：SRAM、DRAM、Flash 随着微处理器运行速度的提高，采用DRAM或Flash的主存单元成为了整个数据通路的最慢的部分 为了解决这一问题，可采用了高速缓存（Cache）单元 Cache由片上SRAM构成，一般容量不会很大（KB）如16KB（注意：片上SRAM不一定就是Cache）地址 地址 数据 数据,CPU,Cache,存储器,总线,片上或片外均可,直连,Cache工作原理 地址 数据 I)未命中 地址 数据 II)命中,Cache,存储器,Cache,存储
12、器,二级Cache 地址 地址 地址 数据 数据 数据,CPU,L1,L2,存储器,以前嵌入式微处理器（MPU）的基础是通用微处理器，二者在功能上基本相同，但为了满足嵌入式领域应用的特殊要求，嵌入式微处理器一般会在工作温度抗电磁干扰可靠性等方面进行特殊设计。如果嵌入式微处理器芯片及其存储器、总线、外设等都安装在一块电路板上，这种系统成为单板计算机。,3.2.1 嵌入式微处理器,3.2 嵌入式处理器,现在 单片集成！一颗芯片内嵌32位微处理器(CPU)核，内部集成、总线、片上存储器、外围设备（包括I/O设备）、附属电路等各种必要功能模块、甚至包括A/D、D/A等模块业内已经将其归入到微处理器（M
13、CU）类型，称为：32位MCU芯片一个系列的32位MCU芯片具有多种具体产品：内核相同，不同的是片上存储器和外设的配置及封装,3.2.1 嵌入式微处理器,3.2 嵌入式处理器,3.2.2 嵌入式微控制器MCU,8/16位MCU芯片（单片机芯片）一般内嵌8/16位处理器内核，内部集成、总线、片上存储器、外围设备（包括I/O设备）、附属电路等各种必要功能模块、甚至包括A/D、D/A等模块采用面向控制的指令系统32位MCU芯片指令集也是面向处理的,嵌入式处理器采用指令(程序)和数据分离的哈佛结构后两页说明只读存储器ROM和可读可写存储器RAM分工严格ROM（非易失）：用于放程序、常数和固定的数据表格
14、。但由于ROM容量不大，对于大程序ROM只用于存放其初始引导部分Flash（非易失）：用于放容量大的程序、常数和固定数据表格RAM（易失）：由于读Flash较慢，一般需要将Flash中的程序和固定数据载入到RAM中运行；RAM还存放程序运行中的产生中间数据（如变量、临时数据）放在Flash中的程序也可直接运行，如果速度要求不高的话,存储器结构,冯诺伊曼结构,哈佛结构,存储器,CPU,程序存储器,CPU,数据存储器,存储器结构,传统的冯诺曼结构的计算机是在同一个存储空间内存储和提取指令和数据 哈佛结构是一种将程序指令存储和数据存储分开的存储器结构，是一种并行体系结构，主要特点是将程序和数据存储在
15、不同的存储空间中，即指令存储器和数据存储器是两个独立的存储器与两个存储器相对应的是系统的4条总线：指令的数据总线与地址总线，数据的数据总线与地址总线。这种分离的程序总线和数据总线可允许在一个机器周期内同时获得指令（来自指令存储器）和操作数（来自数据存储器），从而提高了执行速度，提高了数据的吞吐率 高的硬件成本简化的哈佛结构，其结构特点为：使用两个独立的存储器模块分别存储指令和数据，每个存储模块都不允许指令和数据并存，以便实现并行处理；但只有一条独立的地址总线和一条独立的数据总线；两条总线由程序存储器和数据存储器分时共用,I/O端口的引脚通常会提供多种功能 由于芯片电路的I/O端口实际上很多，但
16、芯片的封装引脚因成本原因较少，所以存在引脚复用品种规格系列化 内核相同，片上存储器和外设的配置不同、封装引脚不同，形成一个系类多个型号硬件功能具有很强的通用性 不同的软件固化在相同的MCU中，可呈现为不同用途的专用芯片，成为固件（Firmware）,S3C2410内部结构框图1,S3C2410内部结构框图2,32位MCU芯片HMS30C7202的系统逻辑框图,3.2.3 数字信号处理器DSP,1.功能单元专门设计了硬件乘法器以提高乘法速度。绝大多数DSP还专门设置了MAC（乘加）指令，使之能够在一个周期内完成两个操作数相乘、乘积和第三个数相加往往会设置多个功能单元（ALU、乘法器、地址产生器）
17、可以并行操作，来进一步提高速度。很多定点DSP还支持在不增加操作时间的前提下对操作数或操作结果的任意移位。2.总线存储器结构采用了哈佛结构（非简化），所以具有独立指令（程序）总线（数据、地址）和数据总线（数据、地址），可同时取指令和操作数,3.专用寻址单元DSP面向数据密集型应用，由于数据访问频繁，花在计算数据地址上的时间也比较多，如果不在地址计算上做特殊考虑，又是甚至可能出现计算地址的时间比算术运算时间还长的情况。因此DSP都有支持快速地址计算的硬件单元地址产生器，一般至少含两个地址产生器地址产生器与ALU并行工作，不再占用CPU时间DSP的地址产生器一般都支持间接寻址，而且有些DSP还能够
18、支持位反寻址（用于FFT）和循环寻址4.片内存储器DSP一般通过片上ROM和RAM提高性能(而不是Cache)，因为数据处理一般程序规模小但计算量大。片上存储器很有效缓解了DSP的存储访问瓶颈，从而充分发挥DSP强大的数据处理能力。,3.2.4 如何选择嵌入式处理器,大方向上，选择嵌入式CPU的最根本依据就是所设计的产品面向何种类型的应用针对各种嵌入式系统的应用需求，各个半导体芯片厂商都研发和生产适用于这些应用的嵌入式处理器芯片。针对每一类应用来说，开发者对处理器选择都是多种多样的。在选择处理器时要考虑的主要因素有：价格处理速度（主频）：不求最快，但求够用总线位宽和寻址能力功耗片上存储器大小：
19、不求最大，但求够用片上外设及接口资源封装行业使用情况操作系统支持软件支持工具：软件开发工具、内置调试工具处理器供应商是否提供评估板,3.2.4 嵌入式处理器的发展,发展趋势：嵌入式微处理器、微控制器与DSP之间的界限越来越模糊微处理器单片化成为微控制器微控制器内的处理器核，其数据处理能力得到大大提高，已不仅仅用于控制CPU指令中含有乘法、乘加等DSP指令，出现了DSP增强的CPU核 32位MCU应用日趋广泛，已经开始挤占原本8位MCU市场 双核或多核结构的产品不断涌现双CPU或多CPUCPU+DSP,3.3 SoC嵌入式处理器,SoC(System on Chip,片上系统)是指在单一芯片上实
20、现信号采集、转换、存储、处理和I/O等功能，从而实现电子系统的完整功能。在使用SoC技术设计的芯片中，除了那些无法继承的外部电路或机械部分外，其他所有的系统电路全部集成在一起。又称系统芯片、系统集成电路SoC是由总线连接起来的IP核和用户自设计硬件的互联集成，内部至少集成一个或多个嵌入式处理器（CPU/DSP）SoC的概念，不但包括了以上硬件（电路），还包括了运行在硬件上的嵌入式软件（控制程序/操作系统、设备驱动程序、协议栈、信息处理算法、用户界面），从而具备整机的功能,SoC内部集成的IP核和用户自设计硬件包括一个或数个嵌入式处理器（CPU、DSP）IP（一般采用第三方IP，如ARM、CEV
21、A）内部（片上）存储器ROM/OTP、SRAM、Flash通用的功能模块和接口电路，也称为处理器外围模块/接口（可用户自设计，也可是第三方IP）存储器（SRAM、SDRAM、Flash）控制器DMA控制器、USB控制器、MAC控制器等中断控制器、Timer、WDT、UART、GPIO、SPI等专用的数字逻辑（可以用户自设计，也可是第三方IP）专用的的模拟、数模混合或射频电路（可用户自设计，也可是第三方IP），如ADC、DAC等,1,嵌入式系统概述,SoC的一个实例,通用的功能模块和接口电路,嵌入式CPU,专用的数字逻辑,运行在前图SoC上嵌入式软件,嵌入式处理器（CPU或DSP）的使用是SoC
22、的最重要标志采用第三方的IP核（IP Core）是SoC设计的必然（CPU或DSP一般也是第三方的IP核）IP核的设计重用（复用）(Design Reuse)软硬件协同设计(HW/SW Co-Design)为特征的系统级设计方法超深亚微米工艺：互连时延主导系统性能，面向逻辑的设计方法向面向互连的设计方法转变,SoC设计方法的特征,IP核的设计重用,IP核分为三种 软核（RTL）、固核（netlist）、硬核（Layout）软核：能综合成电路的HDL Source Code提供验证平台(TestBench)和测试用例(TestCase)SoC设计者通过在SoC集成进软核（HDL代码），完成整个S
23、oC的前端设计与工艺无关，便于仿真和修改，可综合为面向不同工艺和满足不同约束条件的逻辑网表，所以灵活、应用范围广后续工作较多（主要是后端设计）知识产权的保护比较难,硬核：版图 和特定工艺相联系的物理版图，己被流片验证并经过多次实践优化硬核设计者并不是向SoC开发者提供硬核版图，而是提供硬核的功能模型（用于RTL功能仿真）、测试用例（用于RTL功能仿真）、时序模型（用于STA）、版图模型（用于版图设计与验证）、功耗模型等，使得硬核可作为特定的功能模块被SoC开发者在前端和后端设计中直接调用只有在最终流片时，在IC制造厂真正的硬核版图才merge进入SoC开发者设计的SoC版图由于SoC开发者得到
24、的硬核仅是产品功能（BlackBox）而不是产品设计本身，因此硬核设计者能对它实行全权控制，知识产权保护较容易,固核：网表（netlist）固核是在软核的基础上开发的、介于软核与硬核之间的IP，即将软核（HDL Source Code）结合具体的标准单元库（逻辑库）进行逻辑综合，形成门级网表可以利用标准单元库（版图库），通过布局布线工具最终形成设计所需的硬核与硬核相比，固核提供一些设计灵活性可结合具体应用，适当修改网表，满足具体应用要求可利用新的标准单元库（版图库）重新进行布局布线，得到新工艺条件下的硬核知识产权的保护还算简单,常用的IP核微处理器类：嵌入式CPU、DSP存储器类：SRAM、D
25、RAM、ROM、OPT、Flash等通用的功能模块和接口电路类：计时器、Watchdog、中断控制器、UART接口、I2C接口、GPIO接口、DMA控制器、USB控制器、PCI控制器、各类存储器控制器、以太网MAC控制器、LCD控制器等 通用的模拟电路类：运放、中放、功放等通用的混合信号电路类：ADC、DAC等通用的射频电路类：低噪声放大器(LNA)、功率放大器(PA)等通用的电源管理类（有时也归入模拟电路类或混合信号电路类）：直流变换器（DC-DC）、交直流变换器（AC-DC）等,硬/软件协同设计(Hardware/Software Co-Design),除了速度、面积等以往的IC设计硬件优
26、化指标外，与嵌入式软件相关的如软件代码长度、软件对硬件资源的利用率、软件运行稳定性等指标也必须加以考虑应划分SoC中的哪些功能由硬件实现，哪些功能由嵌入式软件来实现（通常由嵌入式CPU/DSP来承载）运行时间长、内存需求量大的处理算法，一般由硬件逻辑来实现运行时间短、内存需求量小的处理算法以及控制流程，由嵌入式软件来实现软硬件协同验证/仿真：如何对包含软件和硬件的系统进行验证功耗问题：运行软件所产生的硬件功耗,SoC的软硬件协同设计流程,3.4 典型的嵌入式处理器,3.4.1 ARM系列,ARM（Advanced RISC Machines）公司是全球领先的32位RISC微处理器IP核供应商，
27、通过转让高性能、低成本、低功耗的RISC微处理器核、外围和SoC设计技术给MCU/SoC设计生产商（如三星，ST等），使他们能用这些技术来设计和生产各具特色的MCU/SoC芯片ARM体系结构具有RISC结构的所有优点，此外还采用了一些特别的技术，在保证高性能的前提下尽量缩小芯片面积，并降低功耗：所有的指令都可根据前面的执行结果决定是否被执行，从而提高指令的执行效率 条件执行加载/存储（Load/Store）指令可批量传输数据，以提高数据的传输效率可在一条数据处理指令中同时完成逻辑处理和移位处理在循环处理中使用地址的自动增减来提高运行效率,1.ARM体系结构的特点,RISC处理器结构灵活和方便的
28、接口:具有片上总线AMBA，可方便地扩充各种处理器及I/O，便于集成有16的协处理器接口，可以使基本的ARM处理器内核尽可能小，并可方便扩充各种功能；Thumb指令集：定义了16位的Thumb指令集，弥补了RISC型处理器指令功能弱的缺点。处理器状态模式：支持用户、中断、管理、中止、系统和未定义等7种处理器模式（除了用户模式外，其他均为特权模式），可以大大提高ARM处理器的效率。嵌入式在线仿真调试：内嵌在线仿真ICE-RT逻辑，便于通过JTAG来仿真调试ARM体系结构芯片。低电压低功耗的设计,2.ARM处理器核的基本结构,组成：1个32位ALU31个32位通用寄存器6个状态寄存器乘法器桶形移位
29、器指令译码和控制逻辑指令流水线,2.ARM处理器核的基本结构,指令流水线结构：比如1个指令可分为6个功能阶段：取指、译码、取操作数、执行运算、存储器访问、结果写回寄存器ARM7体系结构采用3级流水线：取指、译码、执行ARM9体系结构采用5级流水线：取指、译码、执行、数据存储、回写寄存器ARM10体系结构采用6级流水线：同上,2.ARM处理器核的基本结构,AMBA接口：采用AMBA总线，可扩展不同体系架构的外围模块及I/O部件：先进高性能总线AHB：作为系统总线，用来连接高性能系统模块先进外围总线APB：用于连接外围电路单元,2.ARM处理器核的基本结构,存储器结构：ARM处理器核一般带有I-C
30、ache（指令Cache）和D-Cache（数据Cache），但不带有核内存储器，系统所需的RAM和ROM通过AMBA总线外接，部分处理器核内部带有存储器管理单元MMU。,最基本的ARM9内核ARM9TDMI,2.ARM处理器核的基本结构,I/O结构：ARM处理器核内部不带有I/O设备，需要通过AMBA总线来扩充。存储器映射I/O：一般的I/O设备含若干个寄存器，访问这些寄存器需要地址（I/O端口地址）。ARM处理器对I/O端口地址采用与存储器统一编址的方式，把I/O端口地址作为特殊的存储器地址。当使用这些特殊的存储器地址读写时，提供的是I/O功能直接存储器存取DMA中断IRQ和快速中断FIQ
31、：为了提高I/O处理能力，ARM提供快速中断（面向一些要求I/O处理速率较高的事件）和一般中断（面向其余I/O）。,2.ARM处理器核的基本结构,协处理器接口：ARM通过增加协处理器来支持通用指令集的扩充。可以扩展16个协处理器，每个协处理器可有16个寄存器。JTAG调试接口：用于处理器状态测试,3.ARM体系的变种,Thumb指令集（T变种）：ARM指令长度为32位，Thumb指令长度为16位。这样，使用Thumb指令可以得到密度更高的代码，这对于需要严格控制产品成本的设计是非常有意义的。长乘法指令（M变种）：M变种增加了两条用于进行长乘法的ARM指令。其中一条用于实现“32位整数乘以32位
32、整数生成64位整数”的长乘法操作；另一条指令用于实现“32位整数乘以32位位整数，然后加上32位整数，生成64位整数”的长乘加操作增强型DSP指令（E变种）：E变种包含了一些附加的指令，这些指令用于增强处理器对一些典型的DSP算法的处理性能,3.ARM体系的变种,媒体功能扩展（SIMD变种）：单指令多数据流SIMD是指令执行时几个执行部件同时访问内存，一次性获得所有操作数进行运算。比如：可以同时进行两个16位操作数或者4个8位操作数的运算，能将音频/视频处理提高2-4倍Java加速器Jazelle（J变种）：ARM的Jazelle技术将Java的优势和32位RISC芯片完美地结合在一起。Jaz
33、elle技术提供了Java加速功能，可以得到比普通Java虚拟机高得多的性能,4.ARM处理器核产品,在ARM处理器核基本结构的基础上，可增加Cache、存储器管理单元MMU、协处理器等，并可变种，以构成ARM处理器核产品（以下简称ARM处理器）ARM处理器目前包括下面几个产品系列ARM7ARM9ARM10ARM11SecurCoreCoretex-M&Coretex-AStrongARMXScale,4.ARM处理器核产品,每个系列的ARM处理器具有RISC体系的共同特点具有大量寄存器。绝大多数操作都是在寄存器中进行，寄存器与内存打交道的唯一是通过Load/Store操作，在存储器和寄存器之
34、间传递数据。寻址方式简单。采用固定长度的指令。,4.ARM处理器核产品,ARM7系列处理器：低功耗的32位RISC处理器，适合用于对价位和功耗要求较高的消费类应用。特点如下：具有嵌入式ICERT逻辑，调试开发方便。低功耗，适合对功耗要求较高的应用 0.9MIPS/MHz的三级流水线结构。代码密度高并兼容16位的Thumb指令集。对操作系统的支持广泛，包括Windows CE、Linux 指令系统与ARM9系列、ARM9E系列和ARM10E系列兼容，便于用户的产品升级换代主频最高可达130MHz 应用领域：工业控制、Internet设备、网络和调制解调器设备、移动电话等嵌入式应用。ARM7系列处
35、理器包括如下几种类型的核：ARM7TDMI（最基本的ARM7内核）ARM720TARM7EJ其中，ARM7TMDI是目前使用最广泛的32位嵌入式RISC处理器，属低端ARM处理器核,4.ARM处理器核产品,ARM7系列,4.ARM处理器核产品,ARM9系列处理器具有以下特点：5级整数流水线。1.1MIPS/MHz的哈佛结构。支持32位ARM指令集和16位Thumb指令集。支持32位的高速AMBA总线接口。全性能的MMU支持Windows CE、Linux等多种主流嵌入式操作系统，支持实时操作系统支持数据Cache和指令Cache。应用领域：无线设备、仪器仪表、安全系统、机顶盒、高端打印机、数字
36、照相机和数字摄像机等。ARM9系列微处理器包括如下几种类型的核：ARM920TARM922TARM940T,4.ARM处理器核产品,ARM9系列,4.ARM处理器核产品,ARM9E系列,4.ARM处理器核产品,ARM10E系列,3.4.2 PowerPC系列基本设计源自IBM的POWER（Performance Optimized With Enhanced RISC 的缩写）架构。POWER是1991年，Apple、IBM、Motorola组成的AIM联盟所发展出的微处理器架构Power PC架构的特点是可伸缩型号，方便灵活。Power PC处理器品种很多，既有通用微处理器，又有嵌入式微处理
37、器，应用范围非常广泛，从高端的工作站、服务器到桌面计算机系统，从消费类电子产品到大型通信设备等各个方面，它们的能量消耗、大小、整合程度、价格差异悬殊3.4.3 MC68HC12系列,3.4.4 ColdFire系列,ColdFire系列在飞思卡尔公司32位微处理器产品中扮演了关键性的角色，1996年上市，仅4年后全世界的使用量已经超过了一亿片。ColdFire系列采用变长的RISC架构，指令长度可以是16位，32位或48位，大大提高了代码密度。,3.4.5 X86系列,3.4.6 Intel 8051系列,3.4.6 Microchip 系列,3.5 ARM体系结构,3.5.1 ARM处理器的
38、运行模式,异常模式,特权模式,3.5.2 ARM微处理器的工作状态,（1）BX，带状态切换的跳转指令，其格式为“BX 目标地址”。该指令跳转到指令中所指定的目标地址，目标地址处的指令既可以是ARM指令，也可以是Thumb指令。（2）BLX，带返回和状态切换的跳转指令，其格式为“BLX 目标地址”。该指令跳转到指令中所指定的目标地址，并将处理器的工作状态由ARM状态切换到Thumb状态,ARM处理器有两种工作状态：ARM：32位，这种状态下执行ARM指令Thumb：16位，这种状态下执行Thumb指令ARM处理器在两种工作状态之间可以切换，切换不影响处理器模式和寄存器的内容ARM/Thumb指令
39、集中有切换工作状态的指令,3.5.3 ARM支持的数据类型,ARM处理器支持下列数据类型：Byte：字节，8位Halfword：半字，16位(必须与2字节边界对齐)Word：字，32位(必须与4字节边界对齐),3.5.3 ARM支持的数据类型,ARM体系结构存储器按字节寻址，从零开始编址，最大寻址空间为4G字节。具体说明为：1.大端格式,2.小端格式,3.5.4 ARM微处理器的寄存器组织,1.ARM状态下的寄存器组织,通用寄存器程序计数器未分组寄存器：不同处理器模式对应同一个物理寄存器分组寄存器：不同处理器模式对应不同的物理寄存器另外还有两个状态寄存器：当前程序状态寄存器每种特权模式下有一个
40、专用的备份程序状态寄存器SPSR，用于在异常发生时保存CPSR的当前值，当结束异常处理返回时可由SPSR来恢复CPSR,SP,LR,2.Thumb状态下的寄存器组织,两种状态下寄存器的对应关系,3.程序状态寄存器,条件执行是ARM指令集的特点，几乎所有的指令均可包含一个可选的条件码，只有在CSPR中的条件码标志满足指定的条件才能执行该指令。如：ADDEQ,3.5.5 ARM微处理器的异常处理机制,当正常的程序执行流程发生暂时的停止时，称之为异常，例如处理一个外部的中断请求ARM体系结构中的异常，与中断有很大的相似之处，但异常与中断的概念并不完全等同在处理异常之前，当前处理器的状态必须保留，这样
41、当异常处理完成之后，当前程序才可以继续执行处理器允许多个异常同时发生，它们将会按固定的优先级进行处理,ARM体系结构所支持的异常的类型,当异常出现后，ARM强制从异常类型对应的固定存储器地址开始执行程序。这些固定的地址称为异常向量Exception Vectors（当异常为中断类型时，即为中断向量）复位：当处理器复位电平有效时，产生复位异常。优先级1未定义指令：当ARM处理器或协处理器遇到不能处理的指令时，产生未定义指令异常。优先级6软件中断：由执行SWI指令产生，可使用该异常机制实现用户模式下的系统功能调用。优先级6指令预取中止：当指令预取访问存储器失败并且无效的预取指令被执行时，产生指令预
42、取中止异常。优先级5数据中止：若处理器数据访问的地址不存在，或该地址不允许当前指令访问时，产生数据中止异常。优先级2 外部中断请求IRQ：当处理器的外部中断请求引脚有效，且CPSR中的I位为0时，产生IRQ异常。优先级4快速中断请求FIQ：当处理器的快速中断请求引脚有效，且CPSR中的F位为0时，产生FIQ异常。优先级3,异常向量表,对异常的响应和返回,响应将下一条指令的地址存入相应LR，以便程序在处理异常返回时能从正确的位置重新开始执行 保留现场将CPSR复制到相应的SPSR中 保留现场根据异常类型，强制设置CPSR的运行模式位。强制PC以相关的异常向量地址作为下一条指令执行，从而跳转到相应的异常处理程序处 跳转执行返回将LR的值回送到PC中 恢复现场将SPSR复制回CPSR中 恢复现场若进入异常处理时设置了中断禁止位，则清除,3.5.6 ARM处理器的应用选择,1.ARM微处理器内核的选择用户如果希望使用WinCE或标准Linux等操作系统以减少软件开发时间，就需要选择ARM720T等带有MMU功能2.系统的工作频率3.片内存储器的容量一般都不太大，需要用户在设计系统时外扩存储器，但也有部分芯片具有相对较大的片内存储空间4.片内外围电路的选择,
