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1、第17讲,第14章 时序逻辑电路,14.3 计数器,14.1 触发器 14.1.3 J-K触发器,1.维持阻塞型J-K触发器（边沿触发）类型及符号,有2种类型:,CP上升沿触发,CP下降沿触发,14.1.3 J-K触发器,维持阻塞型J-K触发器(续),R复位端 S置位端 R=0,S=1时Q=0 R=1,S=0时Q=1正常工作时 R=1,S=1,R、S端功能,CP下降沿触发的J-K触发器的R、S功能相同,J、K控制端的功能,CP上升沿触发,维持阻塞型J-K触发器(续),CP 下降沿触发的J-K触发器J、K功能相同，只是在CP下降沿触发,用J-K触发器构成2分频器,当JK=11时，在CP上升沿翻转
2、,FQ=FCP/2,RS,JK甩空或通过4.7k的电阻接高电平,2个2分频器级联组成4分频器,F2Q=FCP/4,当JK=11时，在CP下降沿翻转,用CP下降沿触发的J-K触发器构成2分频器,2.主从型J-K触发器,符号,在CP上升沿时,接收J、K 信息,Q不变化,在CP下降沿时,根据接收到的J、K信息，Q变化,主从型JK触发器工作波形图举例,置1,清0,翻转,翻转,接收JK信号,Q状态转变,有多个J、K控制端的J-K触发器,触发器课堂练习,题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.,触发器课堂练习(续),维-阻型J-K触发器,主
3、从型J-K触发器,14.3计数器,14.3.1 二进制计数器,二进制数:用0和1两个数字表示,加1计数,逢2进1,二进制数,4位二进制数:Q3 Q2 Q1 Q0,位数:3 2 1 0,8 4 2 1,相当于十进制数:8Q3+4Q2+2Q1+1Q0,例:Q3Q2Q1Q0=1010B=81+4 0+2 1+1 0=10D,4位二进制表示的最大数为:1111B=8+4+2+1=15D=,8位二进制表示的最大数为:11111111B=,16位二进制表示的最大数为:,二进制数所表示数的范围:,4位二进制加法计数器状态转换表,要求:每来一个CP,计数器加1,1.异步二进制加法计数器,用触发器组成计数器,C
4、P上升沿触发,例:用维阻型J-K触发器组成异步二进制加法计数器,由JK=11控制触发器翻转计数,用4个维阻型J-K触发器组成 4位异步二进制加法计数器,清0脉冲,进位脉冲,4位异步二进制加法计数器时序图,异步:各触发器不同时翻转,从低位到高位依次翻转,CP的上升沿Q0翻转,4位异步二进制加法计数器状态转换表,每16 个CP 循环一周,2.同步二进制加法计数器,同步:每个触发器都用同一个CP触发，要翻转时同时 翻转,设计方法:用低位的Q控制高位的J、K，决定其翻转还是不翻转。JK00时，不翻转(保持原状)JK11时，翻转,分析状态转换表，找出控制规律：,(1)Q0的翻转：每来一个CP，Q0翻转
5、一次,(2)Q1的翻转:Q0=1时,再来一个CP,Q1翻转一次,(3)Q2的翻转:Q1Q0=11时,再来一个 CP,Q2翻转一次,(4)Q3的翻转:Q2Q1Q0=111时,再来一个CP,Q3翻转一次,同步二进制加法计数器设计,用维阻型J-K触发器,(1)Q0的翻转：每来一个CP，Q0翻转 一次,(2)Q1的翻转:Q0=1时,再来一个CP,Q1翻转一次,(3)Q2的翻转:Q1Q0=11时,再来一个 CP,Q2翻转一次,JK=11,J,K=Q0,J,K=(Q1Q0),(4)Q3的翻转:Q2Q1Q0=111时,再来一个CP,Q3翻转一次,J,K=(Q2Q1Q0),同步二进制加法计数器,同步二进制加法
6、计数器的波形图与异步二进制加法计数器的画法相同,状态转换表也相同，但是.,波形图,4位同步二进制加法计数器,时序图,而异步计数器各触发器翻转时刻不同,低位的领先,高位的迟后,延迟时间为纳秒(ns)级,十进制数用09十个数字表示,而数字电路中使用二进制,所以须用二进制数给十进制数编码,14.3.2 十进制计数器,编码方法:用4位二进制数表示1位十进制数,称为二十进制编码,又称BCD码(BCDBinary Coded Decimal)二进制数用8421码,十进制数:用0 9 共十个数字表示所以,用十个4位二进制数表示09,十进制数的编码方法,例:3位十进制数:100,用BCD码表示,1,0,0,异
7、步十进制加法计数器设计(用下降沿触发的维阻型J-K触发器),异步十进制加法计数器设计(用下降沿触发的维阻型J-K触发器),分析状态转换表,找出JK控制规律:,10 1 0 1 0,Q2Q1=00时,Q3被清成0,异步十进制加法计数器设计(用下降沿触发的维阻型J-K触发器),十进制加法计数器状态转换表,每10个CP循环一周,异步十进制加法计数器,Q3由1变成0时，向十位数送一个进位脉冲，使十位数计一个数，同时个位数全变成0000,14.3.4 数字集成电路计数器,常用数字集成电路计数器芯片举例:,74LS160 4位同步十进制加法计数器，直接清除74LS161 4位同步二进制加法计数器，直接清除
8、74LS162 4位同步十进制加法计数器，同步清除74LS163 4位同步二进制加法计数器，同步清除,74LS190 4位同步十进制加/减法计数器74LS191 4位同步二进制加/减法计数器74LS192 4位同步十进制加/减法计数器，带清除74LS193 4位同步二进制加/减法计数器，带清除,1.集成计数器74LS90(国产T4290)的逻辑结构及功能,74LS902分频和5分频的十进制计数器,时钟,输出,控制信号,(下降沿触发),一位二进制计数器,三位五进制计数器,74LS90的功能（计数功能）,2分频器,(二进制计数器),(五进制计数器),5分频器,74LS90的功能(置9端、清0端的功
9、能）,2.由74LS90构成任意进制计数器,(1)用一片74LS90组成BCD码异步十进制计数器,计数转换状态表如下:,用74LS90组成的异步十进制计数器 转换状态表,每一个CPA的下降沿,QA翻转一次,每一个QA的下降沿(10),QB翻转一次,(2)用一片74LS90组成六进制计数器,CP,进位脉冲,计数脉冲,当QCQB=11时,将输出清0,先接成十进制计数器,(2)用一片74LS90组成六进制计数器（续）,波形图,总结:用一片74LS90设计N进制计数器的一般方法,第N个CP脉冲后,由输出端的“1”去控制清0端R0(1)、R0(2),将输出端全部清0,练习1:下图是几进制计数器?,答:8
10、进制,输出端状态的变化范围:00000111,练习2:下图是几进制计数器?,答:7进制,练习3:九进制计数器如何设计?,第9个CP脉冲后,QDQCQBQA=1001时,用QD 和QA的1去R0(1)、R0(2)将输出清0,用一片74LS90设计九进制计数器,(3)用2片74LS90组成100进制计数器,方法:用2个十进制计数器级联,框图如下:,CP,计数脉冲,个位向十位的进位脉冲,个位,十位,详细电路图如下:,十进制计数器,十进制计数器,用2片74LS90组成100进制计数器,100进制计数器,计数范围:0099,十位,个位,(4)用2片74LS90组成24进制计数器,即用十位的QB 和个位的
11、QC送R0(1)和 R0(2)，这样，计数范围变为 0023，即24进制计数器,用2片74LS90组成24进制计数器,计数范围为 0023,R0（1）、R0（2）同时为1，输出 清0,先接成100进制计数器,(5)用2片74LS90组成37进制计数器,用2片74LS90组成37进制计数器,计数范围为 0036，即37进制计数器,问题:1.如何用2片74LS90组成 1099任意进制的计数器?2.如何用3片74LS90组成 100999任意进制的计数器?,1.电子表电路,CP为秒脉冲(周期为1秒),秒显示0059秒,分显示0059分,小时显示0023小时,显示译码器,数码管,74LS90计数器,14.3.5计数器应用举例,CP秒脉冲的产生,由D触发器构成的2分频器,2.数字频率计可测量一个数字信号ux的频率,显示译码器,数码管,&,1秒内计数的个数即为信号频率,问题二片74LS90级联能测的最高信号频率是多少？若信号频率在10000Hz以内，那么需要几片74LS90？,本课重点,1.J-K触发器的符号及功能,2.会分析用J-K触发器组成的加法计数器的计数状态,3.会设计用2片74LS90（T4290）构成100以内的任意进制计数器,
