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1、1,第四章Verilog HDL语言基础,2,4.1 什么是Verilog HDL？,Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，开关级、系统级和版图级等各个层次的设计和描述。Verilog HDL进行设计最大的优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。,3,Verilog HDL模块化设计理念Verilog
2、HDL支持以模块集合的形式构造数字系统。利用层次化、结构化的设计方法，一个完整的硬件设计任务可以划分成若干个模块，每一个模块又可以划分成若干个子模块，子模块还可以进一步划分。各个模块可以是自主开发的模块，也可以是从商业渠道购买的具有知识产权的IP核。,4,42 VerilogHDL基础知识Verilog HDL的运算符与C语言的运算符几乎完全相同，但数据类型是Verilog HDL特有的。在实际应用中，要认真体会、深入理解硬件描述语言与软件编程语言的本质区别。421 VerilogHDL模块结构模块是Verilog HDL的基本单元，用于描述某个设计的功能或结构以及与其他模块通信的外部端口。模
3、块的实际意义是代表硬件电路上的逻辑实体，每个模块都实现特定的功能。,5,模块的基本结构,6,Verilog HDL语言描述,模块结构举例VerilogHDL模块结构完全嵌在module和endmodule关键字之间，包括四部分，即模块声明、端口定义、信号类型说明和逻辑功能定义。,7,1模块声明模块声明包括模块名和模块的端口列表。其格式如下：Module 模块名(端口名1,端口名2,端口名n)；模块的其他部分 endmodule 模块结束关键字模块端口列表中端口名的排列顺序是任意的。,8,2端口(Port)定义端口是模块与外界或其他模块进行连接、通信的信号线。因此，对端口列表中哪些端口是输入端口
4、、哪些端口是输出端口要进行明确说明。在Verilog HDL中有3种端口类型；输入端口、输出端口、双向端口(既可用作输入也可用作输出)。,9,）用input定义输入端口，格式如下：input 位宽 端口名1，端口名2，端口名n；）用output定义输出端口，格式如下：output 位宽 端口名1，端口名2，端口名n；）用inout定义双向端口，格式如下：inout 位宽 端口名1，端口名2，端口名n；使用上述3种定义格式时应注意：位宽的说明应遵循n:1或n-1:0的规则；不同位宽的端口应分别定义；位宽说明省略时，默认值为1。,10,3数据(信号)类型说明在模块中用到的所有信号(包括端口信号、节
5、点信号、中间变量等)都必须进行数据类型的定义。VerilogHDL中提供了各种信号类型，最常用的是连线型(wire)、寄存器型(reg)和参数型(parameter)。数据类型定义的实例：reg 4：1 cout；定义信号cout的数据类型为4位寄存器(reg)型 wire a，b，c；定义信号a，b，c为1位连线(wire)型 注意：输入端口和双向端口不能说明为寄存器型；端口信号的数据类型说明缺省时，EDA的综合器将其默认为wire型。,11,4逻辑功能定义 模块中的核心部分是逻辑功能的定义。Verilog HDL提供了多种逻辑功能的定义方式，其中调用逻辑门元件(元件例化)、持续赋值语句(a
6、ssign)、过程块(always)3种定义方式比较常用。相对应在模块设计中的3种描述方法：门级描述方式、数据流描述方式、行为描述方式，以及以上混合描述方式。,12,1）通过调用逻辑门元件(元件例化)定义通过调用Verilog HDL提供的内置逻辑门元件，按照元件模型，进行它们之间的信号连接，完成逻辑电路的结构描述。采用这种方法可以将传统的电路原理图转换成Verilog HDL文本形式。例1：and myand3(out，a，b)例2：and u3(f，a，b，c)；,13,2）用持续赋值语句(assign)定义assign语句一般用在数据流描述方式中，常用来描述组合逻辑电路的功能，称为持续赋
7、值方式。这种描述方式比较简单，只需将传统逻辑表达式转换成符合VerilogHDL规范的表达式放在关键字assign后面即可。例如：assign F(A&B)|(C&D)；3）用过程块(always)定义行为描述方式中采用always定义逻辑功能时，可不关心电路结构，只描述电路的行为，即在某种输入情况下产生相应的输出。硬件描述语言支持与逻辑电路结构无关的行为描述。行为描述转化为具体电路结构的工作由EDA工具完成。,14,例、用always过程块描述一个4位计数器。module counter(out，reset，clk)；output 4：1 out；input reset，clk；reg 4：
8、1 out；always(posedge clk)beginif(reset)out=0；else out=out+1；end endmodule,15,16,4.2.2 词法表示,17,18,19,20,423 数据类型 数据类型(DataType)也称为变量类型。在Verilog HDL中，数据类型用来表示数字电路中的物理连线、数据存储和数据传送等物理量。VerilogHDL中共有19种数据类型，分成连线型(Net Type)和寄存器型(Register Type)两类。其中最常用的是wire型、reg型和parameter型。,21,1连线型数据用来描述电路中的各种物理连接，没有状态保持
9、能力，输出随着输入变化而变化。必须对网络型数据进行连续的驱动。有两种驱动连线型数据的方式，一是在结构描述中将其连接到逻辑门的输出端或其他模块的输出端；另一种是用assign语句进行赋值。当没有获得驱动时，它的取值为z。Verilog HDL中的连线型数据包括wire型、tri型、wor型、trior型、wand型、triand型、tril型、trio型、trireg型、vectored型、large型、medium型、scalared型、small型。其中，在可综合模块中最常用的是wire型。,22,wire型数据用来表示用assign语句赋值的组合逻辑信号。Verilog HDL模块输入输出
10、端口信号类型说明缺省时，自动定义为wire型。wire型变量可以用作任何表达时的输入，也可用作assign语句、元件调用语句和模块调用语句的输出。wire型变量的取值可为0、1、X、Z。wire型数据的定义格式如下：wire 数据名1，数据名2，数据名n；位宽遵循n：1或n-1：0规则进行说明，可定义多位的wire型向量；位宽说明缺省时，默认定义1位的wire型变量(标量)。不同位宽的wire型数据必须分别定义。,23,24,2寄存器型数据是物理电路中数据存储单元的抽象，对应数字电路中具有状态保持作用的元件，如触发器、寄存器等。其特点是：具有记忆功能，必须明确赋值才能改变其状态，否则一直保持上
11、一次的赋值状态。设计中，寄存器型变量只能在过程块(例如always)中，通过过程赋值语句进行赋值。换言之，在过程块(如always)内被赋值的每一个信号，都必须在数据类型说明时定义成寄存器型。在Verilog HDL中有5种寄存器型数据，它们是reg型、integer型、parameter型、real型和time型。可综合模块中使用的是integer型、reg型和parameter型。,25,常用寄存器型数据介绍 integer型数据是一种纯数学的抽象描述，能定义带符号的32位整型数据，不对应任何具体的硬件电路。用作for循环语句中的循环变量。格式：integer 变量名1，变量名2，变量名n
12、；reg型数据通常用作在always过程块中被赋值的信号，也可用于表达式的输入。格式：reg，数据名1，数据名2，数据名n；可定义多位的reg型向量；位宽说明缺省时，默认定义1位的reg型变量(标量)。不同位宽的reg型数据必须分别定义。在使用reg型数据时，可以域选或全选。,26,类型定义和使用举例,27,28,29,30,31,32,33,34,35,36,37,38,39,40,41,43 VerilogHDL模块的3种建模方式从VerilogHDL的描述风格看，分为结构描述、数据流描述、行为描述以及混合描述。通过一个例子认识Verilog HDL的3种建模方式，图中电路实现的功能是，当
13、sel=0时，outa；当sel1时，out=b。,42,43,44,45,431 模块的结构描述方式1结构描述的概念Verilog HDL结构描述是通过调用逻辑元件，描述它们之间的连接，建立逻辑电路的模型。逻辑元件，包括Verilog HDL内置门级元件、内置开关级元件、自主开发的已有模块或商业IP模块。结构描述的核心是逻辑元件的模型及其调用方法。与传统的具有固定输入输出数量的逻辑门器件不同，Verilog HDL中的内置门级元件是一种动态模型，可以根据用户调用时的输入输出列表动态生成相应的电路结构。,46,、内置逻辑元件,47,48,49,50,51,52,432 模块的数据流描述方式1数
14、据流描述的概念根据信号(变量)之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式，称为数据流描述。即将传统意义上的“逻辑表达式”，运用运算符，变成持续赋值语句中的表达式。格式：assign 连线型变量名=赋值表达式；持续赋值语句是并发执行的，每条持续赋值语句对应着独立的逻辑电路，它们的执行顺序与其在描述中的顺序无关。,53,54,55,56,43模块的行为描述方式1行为描述的概念逻辑电路的行为描述关注逻辑电路输入输出的因果关系(行为特性)，即在何种输入条件下，产生何种输出(操作)，并不关心电路的内部结构。EDA的综合工具能自动将行为描述转换成电路结构，形成网表文件。当电路的规模较大或时序关系较
15、复杂时，通常采用行为描述方式进行设计。支持电路的行为描述，是硬件描述语言的最大优势。设计人员可以摆脱传统的逻辑器件的限制，设计出各式各样的、具有特色和个性的功能模块，进而构成系统。,57,2行为描述模型所谓行为描述，就是在always过程块中采用各种行为语句描述逻辑功能。注意：在always过程块中被赋值的所有信号(变量)，都必须在数据类型说明时定义为寄存器型(通常为reg型或integer型)。,58,一般情况下，always进程带有触发条件，这些触发条件列在敏感信号表达式中，只有当触发条件满足时，begin-end块语句才被执行。在一个模块中可以有多个always进程，它们是并发执行的。,
16、59,always过程块的功能是：监视敏感信号表达式，当该表达式中任意一个信号(变量)的值改变时，就会执行一遍块内语句。因此，应将所有影响块内取值的信号(变量)列入。当有多个敏感信号时，用or连接。敏感信号表达式又称敏感事件列表。例如：(a)/当信号a的值发生改变时(a or b)/当信号a或信号b的值发生改变时 a和b称为电平敏感型信号，代表的触发事件是信号除了保持稳定状态以外的任意一种变化过程。这种电平敏感型信号列表常用在组合逻辑的描述中，以体现输入随时影响输出的组合逻辑特性。,60,例如：(posedge clock)/当clock的上升沿到来时(negedge clock)/当cloc
17、k的下降沿到来时(posedge clock or negedge reset)/当clock的上升沿到来或当reset的下降沿到来 clock和reset信号称为边沿敏感型信号，posedge描述对信号的上升沿敏感；negedge描述对信号的下降沿敏感。这种边沿敏感型信号列表适合描述同步时序电路，以体现同步时序电路的特点在统一时钟作用下改变电路的状态。,61,62,3）用always过程块描述组合逻辑功能always过程块既可以描述组合逻辑，也可以描述时序逻辑，但描述规则有区别。用always过程块描述组合逻辑时应遵循以下规则：敏感事件表达式中不应包含posedge和negedge关键词，因
18、为组合电路的输出是由输入电平决定。组合逻辑的所有输入信号(变量)都要列入敏感事件列表，因为组合电路的输入输出关系在每个时刻都是严格成立。always过程块中被赋值的所有信号都必须在数据类型说明时定义成reg型。在always过程块一律采用阻塞赋值语句对变量赋值。,63,64,65,3Verilog HDL行为语句过程赋值语句VerilogHDL的过程赋值语句必须放在always过程块中，用来对寄存器型变量赋值，分为阻塞(blocking)型赋值语句和非阻塞(non_blocking)型赋值语句，其基本格式为：;被赋值变量通常是reg型或integer型变量，可以是变量的某一位或某几位，也可以是用拼接符拼接起来的寄存器向量。若赋值操作符采用，则称为阻塞赋值；若赋值操作符采用，则称为非阻塞赋值。赋值表达式指符合Verilog HDL规范的任意表达式。,66,67,68,
