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1、基于EDA的数字秒表设计,实验要求,1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。（时钟50M）2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。4、时、分、秒、百分之一秒显示准确。,实
2、验设计提示,分频模块,实验设计提示,library ieee;use ieee.std_logic_1164.all;entity div is port(clr,clk:in bit;q:buffer bit);end div;architecture a of div is signal counter:integer range 0 to 249999;begin process(clr,clk)begin if(clk=1 and clkevent)then if clr=0 then counter=0;elsif counter=249999 then counter=0;q=no
3、t q;else counter=counter+1;end if;end if;end process;end a;,实验设计提示,十进制计数器,实验设计提示,entity cnt10 isport(clk:in std_logic;clr:in std_logic;start:in std_logic;daout:buffer std_logic_vector(3 downto 0);co:out std_logic);end entity cnt10;architecture art of cnt10 isbeginprocess(clk,clr,start)beginif clr=0
4、then daout=0000;elsif(clkevent and clk=1)thenif(start=1)thenif daout=1001then daout=0000;co=1;else daout=daout+1;co=0;end if;end if;end if;end process;end art;,实验设计提示,六进制计数器,实验设计提示,entity cnt6 isport(clk,clr,start:in std_logic;daout:buffer std_logic_vector(3 downto 0);co:out std_logic);end entity cn
5、t6;architecture art of cnt6 isbeginprocess(clk,clr,start)beginif clr=0 then daout=0000;elsif(clkevent and clk=1)thenif(start=1)thenif daout=0101then daout=0000;co=1;else daout=daout+1;co=0;end if;end if;end if;end process;end art;,实验设计提示,显示译码模块,实验设计提示,entity deled is port(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0);end deled;architecture a of deled isbeginprocess(num)begincase num is when0000=ledledledledledledledledledledled=1111111;end case;end process;end a;,
