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1、2023/2/16,1,EDA技术与应用（第2版）,江国强 编制桂林电子科技大学,2023/2/16,2,目 录,第1章 EDA技术概述 第2章 EDA工具软件使用方法第3章 VHDL 第4章 VeilogHDL 第5章 常用工具软件第6章 可编程逻辑器件第7章技术的应用,2023/2/16,3,第1章 EDA技术概述,1.1 EDA技术及发展 1.2 EDA设计流程1.3 硬件描述语言HDL1.4 可编程逻辑器件1.5 常用EDA工具,2023/2/16,4,第1章 EDA技术概述,1.1 EDA技术及发展 20世纪末，数字电子技术得到飞速发展，有力地推动了社会生产力的发展和社会信息化的提高
2、。在其推动下，数字电子技术的应用已经渗透到人类生活的各个方面。从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用数字电子技术。,本章介绍EDA技术的发展、EDA设计流程以及EDA技术涉及的领域。,2023/2/16,5,微电子技术，即大规模集成电路加工技术的进步是现代数字电子技术发展的基础。目前，在硅片单位面积上集成的晶体管数量越来越多，1978年推出的8086微处理器芯片集成的晶体管数是4万只，到2000年推出的Pentium 4 微处理器芯片的集成度达4200万只晶体管，2006年单片可编程逻辑器件（PLD）的集成度达到近10亿只晶体管。原来需
3、要成千上万只电子元件组成的一台计算机主板或彩色电视机电路，而现在仅用几片超大规模集成电路就可以代替，现代集成电路已经能够实现单片电子系统SOC（System On a Chip）的功能。,2023/2/16,6,现代电子设计技术的核心是EDA（Electronic Design Automation）技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路AS
4、IC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，减少设计周期，节省设计成本。,2023/2/16,7,EDA是在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。一般把EDA技术的发展分为CAD、CAE和EDA三个阶段。CAD（Computer Aided Design）是EDA技术发展的早期阶段，在这个阶段，人
5、们开始利用计算机取代手工劳动。但当时的计算机硬件功能有限，软件功能较弱，人们主要借助计算机对所设计的电路进行一些模拟和预测，辅助进行集成电路版图编辑、印刷电路板PCB（Printed Circuit Board）布局布线等简单的版图绘制等工作。,2023/2/16,8,CAE（Computer Aided Engineering）是在CAD的工具逐步完善的基础上发展起来的，尤其是人们在设计方法学、设计工具集成化方面取得了长足的进步，可以利用计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用，大大提高了工作效率。20世纪90年代以来，微电子工艺有了惊人的发展，
6、工艺水平已经达到了65纳米级，在一个芯片上已经可以集成上百万乃至数亿只晶体管，芯片速度达到了吉比特/秒量级，百万门以上的可编程逻辑器件陆续面世，这样就对电子设计的工具提出了更高的要求，提供了广阔的发展空间，,2023/2/16,9,促进了EDA技术的形成。特别重要的是世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述语言的EDA工具软件，都有效地将EDA技术推向成熟。今天，EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持都将是难以完成的。EDA工具已经成为现代电路设计师的重要武器，正在起作越来越重要的作用。,2023/2/16,10,1.2
7、 EDA设计流程,2023/2/16,11,1.2.1 设计准备 设计准备是指设计者在进行设计之前，依据任务要求，确定系统所要完成的功能及复杂程度，器件资源的利用、成本等所要做的准备工作，如进行方案论证、系统设计和器件选择等。,2023/2/16,12,1.原理图或图形输入方式 这是一种最直接的设计输入方式，它使用软件系统提供的元器件库及各种符号和连线画出原理图，形成原理图输入文件。这种方式大多用在对系统及各部分电路很熟悉的情况，或在系统对时间特性要求较高的场合。优点是容易实现仿真，便于信号的观察和电路的调整。,2023/2/16,13,2.硬件描述语言输入方式 硬件描述语言有普通硬件描述语言
8、和行为描述语言，它们用文本方式描述设计和输入。普通硬件描述语言有AHDL、CUPL等，它们支持逻辑方程、真值表、状态机等逻辑表达方式。行为描述语言是目前常用的高层硬件描述语言，有VHDL和Verilog HDL等，它们具有很强的逻辑描述和仿真功能，可实现与工艺无关的编程与设计，可以使设计者在系统设计、逻辑验证阶段便确立方案的可行性，而且输入效率高，在不同的设计输入库之间转换也非常方便。运用VHDL、Verilog HDL硬件描述语言进行设计已是当前的趋势。,2023/2/16,14,3.波形输入方式 波形输入主要用于建立和编辑波形设计文件以及输入仿真向量和功能测试向量。波形设计输入适合用于时序
9、逻辑和有重复性的逻辑函数，系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。波形编辑功能还允许设计者对波形进行拷贝、剪切、粘贴、重复与伸展。从而可以用内部节点、触发器和状态机建立设计文件，并将波形进行组合，显示各种进制的状态值。还可以通过将一组波形重叠到另一组波形上，对两组仿真结果进行比较。,2023/2/16,15,1.2.3 设计处理 这是EDA设计中的核心环节。在设计处理阶段，编译软件将对设计输入文件进行逻辑化简、综合和优化，并适当地用一片或多片器件自动地进行适配，最后产生编程用的编程文件。设计处理主要包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等
10、过程。,2023/2/16,16,1.设计编译和检查 设计输入完成之后，立即进行编译。在编译过程中首先进行语法检验，如检查原理图的信号线有无漏接，信号有无双重来源，文本输入文件中关键字有无错误等各种语法错误，并及时标出错误的位置信息报告，供设计者修改。然后进行设计规则检验，检查总的设计有无超出器件资源或规定的限制并将编译报告列出，指明违反规则和潜在不可靠电路的情况以供设计者纠正.,2023/2/16,17,2.逻辑优化和综合 逻辑优化是化简所有的逻辑方程或用户自建的宏，使设计所占用的资源最少。综合的目的是将多个模块化设计文件合并为一个网表文件，并使层次设计平面化（即展平）。3.适配和分割 在适
11、配和分割过程，确定优化以后的逻辑能否与下载目标器件CPLD或FPGA中的宏单元和I/O单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计不能装入一片器件时，可以将整个设计自动分割成多块并装入同一系列的多片器件中去。,2023/2/16,18,4.布局和布线 布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑元件布局，并准确地实现元件间的布线互连。布局和布线以后,软件会自动生成布线报告，提供有关设计中各部分资源的使用情况等信息。5.生成编程数据文件（JED文件）设计处理的最后一步是产生可供器件编程使用的数据文件。对CPLD来说，是产
12、生熔丝图文件，即JEDEC文件（电子器件工程联合会制定的标准格式，简称JED文件）；对于FPGA来说，是生成位流数据文件(Bit-stream Generation)。,2023/2/16,19,1.2.4 设计校验 设计校验过程包括功能仿真和时序仿真，这两项工作是在设计处理过程中同时进行的。功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。此时的仿真没有延时信息或者有由系统添加的微小标准延时，这对于初步的功能检测非常方便。时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。在设计处理以后，对系统和各模块进行时
13、序仿真，分析其时序关系，估计设计的性能以及检查和消除竞争冒险等。,2023/2/16,20,1.2.5 器件编程 编程是指将设计处理中产生的编程数据文件通过软件放到具体的可编程逻辑器件中去。对CPLD器件来说是将JED文件下载（Down Load）到CPLD器件中去，对FPGA来说是将位流数据BG文件配置到FPGA中去。器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。普通的CPLD器件和一次性编程的FPGA需要专用的编程器完成器件的编程工作。基于SRAM的FPGA可以由EPROM或其他存储体进行配置。在系统的可编程器件（ISP-PLD）则不需要专门的编程器，只要一根与计算机互连的
14、下载编程电缆就可以了。,2023/2/16,21,1.2.6 器件测试和设计验证 器件在编程完毕之后，可以用编译时产生的文件对器件进行检验、加密等工作，或采用边界扫描测试技术进行功能测试，测试成功后才完成其设计。设计验证可以在EDA硬件开发平台上进行。EDA硬件开发平台的核心部件是一片可编程逻辑器件FPGA或CPLD，再附加一些输入输出设备，如按键、数码显示器、指示灯、喇叭等，还提供时序电路需要的脉冲源。将设计电路编程下载到FPGA或CPLD中后，根据EDA硬件开发平台的操作模式要求，进行相应的输入操作，然后检查输出结果，验证设计电路。,2023/2/16,22,1.3 硬件描述语言,硬件描述
15、语言HDL是EDA技术中的重要组成部分，常用的硬件描述语言有AHDL、VHDL和Verilog HDL，而VHDL和Verilog HDL是当前最流行的并成为IEEE标准的硬件描述语言。,2023/2/16,23,VHDL是超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language）的缩写。VHDL作为IEEE标准的硬件描述语言和EDA的重要组成部分，经过十几年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域受到了普遍的认同和
16、广泛的接受，成为现代EDA领域的首选硬件设计语言。专家认为，在新世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。,1.3.1 VHDL,2023/2/16,24,VHDL的特点1、VHDL具有强大的功能，覆盖面广，描述能力强。VHDL支持门级电路的描述，也支持以寄存器、存贮器、总线及运算单元等构成的寄存器传输级电路的描述，还支持以行为算法和结构的混合描述为对象的系统级电路的描述。,2、VHDL有良好的可读性。它可以被计算机接受，也容易被读者理解。用VHDL书写的源文件，既是程序又是文档，既是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。,2023/2/1
17、6,25,3、VHDL具有良好的可移植性。作为一种已被IEEE承认的工业标准，VHDL事实上已成为通用的硬件描述语言，可以在各种不同的设计环境和系统平台中使用。,4、使用VHDL可以延长设计的生命周期。用VHDL描述的硬件电路与工艺无关，不会因工艺而是描述过时。与工艺有关的参数可以通过VHDL提供的属性加以描述，工艺改变时，只需要修改相应程序中属性参数即可。,2023/2/16,26,5、VHDL支持对大规模设计的分解和已有设计的再利用。VHDL可以描述复杂的电路系统，支持对大规模设计的分解，由多人、多项目组来共同承担和完成。标准化的规则和风格，为设计的再利用提供了有力的支持。,6、VHDL有
18、利于保护知识产权。用VHDL设计的专用集成电路（ASIC），在设计文件下载到集成电路时可以采用一定保密措施，使其不易被破译和窃取。,2023/2/16,27,用VHDL实现数字电路设计的过程,2023/2/16,28,1.3.2 Verilog HDL,Verilog HDL也是目前应用最为广泛的硬件描述语言，并被IEEE采纳为IEEE#1064-1995标准。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合、仿真验证和时序分析。Verilog HDL适合算法级（Algorithm）、寄存器传输级（RTL）逻辑级（Logic）、门级（Gate）和版图级（Lay
19、out）等各个层次的电路设计和描述。,2023/2/16,29,采用Verilog HDL进行电路设计的最大优点是其与工艺无关性，这使得设计者在进行电路设计时可以不必过多考虑工艺实现的具体细节，只需要根据系统设计的要求施加不同的约束条件，即可设计出实际电路。实际上，利用计算机的强大功能，在EDA工具的支持下，把逻辑验证与具体工艺库相匹配，将布线及延迟计算分成不同的阶段来实现，从而减少了设计者的繁重劳动。,2023/2/16,30,Verilog HDL和VHDL都是用于电路设计的硬件描述语言，并且都已成为IEEE标准。Verilog HDL也具有与VHDL类似的特点，稍有不同的是Verilog
20、 HDL早在1983年就已经推出，至今已有20年的应用历史，因而Verilog HDL拥有广泛的设计群体，其设计资源比VHDL丰富。另外Verilog HDL是在C语言的基础上演化而来的，因此只要具有C语言的编程基础，就很容易学会并掌握这种语言。,2023/2/16,31,1.3.3 AHDL AHDL（Altera Hardware Description Language）是Altera公司根据自己公司生产的MAX系列器件和FLEX系列器件的特点专门设计的一套完整的硬件描述语言。AHDL是一种模块化的硬件描述语言，它完全集成于Altera公司的MAX+plusII的软件开发系统中。AHDL
21、特别适合于描述复杂的组合电路、组（group）运算以及状态机、真值表和参数化的逻辑。用户可以通过MAX+plusII的软件开发系统对AHDL源程序进行编辑，并通过对源文件的编译建立仿真、时域分析和器件编程的输出文件。,2023/2/16,32,AHDL的语句和元素种类齐全、功能强大，而且易于应用。用户可以使用AHDL建立完整层次的工程设计项目，或者在一个层次的设计中混合其他类型的设计文件，例如VHDL设计文件或Verilog HDL设计文件。,2023/2/16,33,可编程逻辑器件PLD（Programmable Logic Device）是一种半定制集成电路，在其内部集成了大量的门和触发器
22、等基本逻辑电路，用户通过编程来改变PLD内部电路的逻辑关系或连线，就可以得到需要的设计电路。可编程逻辑器件的出现，改变了传统的数字系统设计方法，其设计方法为采用EDA技术开创了广阔的发展空间，并极大地提高电路设计的效率。,1.4 可编程逻辑器件,2023/2/16,34,在可编程逻辑器件PLD没有出现之前，数字系统的传统设计往往采用“积木”式的方法进行，实质上是对电路板进行设计，通过标准集成电路器件搭建成电路板来实现系统功能，即先由器件搭成电路板，再由电路板搭成系统。数字系统的“积木块”就是具有固定功能的标准集成电路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定
23、功能的大规模集成电路等，用户只能根据需要选择合适的集成电路器件，并按照此种器件推荐的电路搭成系统并调试成功。设计中，设计者没有灵活性可言，搭成的系统需要的芯片种类多且数目大。,2023/2/16,35,PLD的出现，给数字系统的传统设计法带来新的变革。采用PLD进行的数字系统设计，是基于芯片的设计或称之为“自底向上”（Bottom-Up）的设计，它跟传统的积木式设计有本质的不同。它可以直接通过设计PLD芯片来实现数字系统功能，将原来由电路板设计完成的大部分工作放在PLD芯片的设计中进行。这种新的设计方法能够由设计者根据实际情况和要求定义器件的内部逻辑关系和管脚，这样可通过芯片设计实现多种数字系
24、统功能，同时由于管脚定义的灵活性，不但大大减轻了系统设计的工作量和难度，提高了工作效率，而且还可以减少芯片数量，缩小系统体积，降低能源消耗，提高系统的稳定性和可靠性。,2023/2/16,36,目前，可编程逻辑器件有许多品种。集成度是集成电路一项很重要的指标，可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。PROM、PLA、PAL和GAL是早期发展起来的PLD，其集成密度一般小于700门（等效门）/片。它们同属于 LDPLD。,2023/2/16,37,HDPLD包括可擦除可编程逻辑器件EPLD（Erasable Programmable L
25、ogic Device）、复杂可编程逻辑器件CPLD（Complex PLD）和FPGA三种，其集成密度大于700门/片。随着集成工艺的发展，HDPLD集成密度不断增加，性能不断提高。如Altera公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。目前集成度最高的HDPLD可达25万门/片以上。,2023/2/16,38,目前常用的可编程逻辑器件都是从与或阵列和门阵列发展起来的，所以可以从结构上将其分为阵列型PLD和现场可编程门阵列型FPGA两大类。阵列型PLD的基本结构由与阵列和或阵列组成。简单PLD（如PROM、PLA、
26、PAL和GAL等）、EPLD和CPLD都属于阵列型PLD。FPGA具有门阵列的结构形式，它有许多可编程单元（或称逻辑功能块）排成阵列组成，这些逻辑单元的结构和与或阵列的结构不同，也称之为单元型PLD。,2023/2/16,39,1.5 常用EDA工具,用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须有对应的软件包或专用的EDA工具独立处理。EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）以及下载器等5个模块。,2023/2/16,40,1.5.1 设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具，在这些EDA开发
27、工具中都含有设计输入编辑器，如Xilinx公司的Foundation、Altera公司的MAX+plusII等。一般的设计输入编辑器都支持图形输入和HDL文本输入。图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。原理图输入方式沿用传统的数字系统设计方式，即根据设计电路的功能和控制条件，画出设计的原理图或状态图或波形图，然后在设计输入编辑器的支持下，将这些图形输入到计算机中，形成图形文件。,2023/2/16,41,1.5.2 仿真器 在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。在EDA发展的
28、初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。,2023/2/16,42,几乎每个EDA厂商都提供基于Verilog/VHDL的仿真器。常用的仿真器有Model Technology公司的Modelsim，Cadence公司的Verilog-XL和NC-Sim，Aldec公司的Active HDL，Synopsys公司的VCS等。,1.5.3 HDL综合器硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真，但直到Synoposys公司推出了HDL
29、综合器后，才可以HDL直接用于电路设计。,2023/2/16,43,HDL综合器是一种用EDA技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。HDL综合器在把可综合的HDL（Verilog或VHDL）转化为硬件电路时，一般要经过两个步骤。第1步是HDL综合器对Verilog或VHDL进行处理分析，并将其转换成电路结构或模块，这时是不考虑实际器件实现的，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程。第2步是对应实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等。,2023/2/16,44,HDL综合器的
30、输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，完成整个设计流程。,电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结构。即：E=（N，M，PI，PO）,2023/2/16,45,例：一位全加器的电路网表E1，XOR，（X，Y），S1E2，XOR，（Cin，S1），SumE3，AND，（X，Y），S2E4，AND，（S1，Cin），S3E5，OR，（S2，S3），Cout,
