EDA技术与应用(第3版)[江国强][电子教案].ppt

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1、2023/6/28,1,EDA技术与应用（第3版）,江国强 编制桂林电子科技大学,2023/6/28,2,目 录,第1章 EDA技术概述 第2章 EDA工具软件使用方法第3章 VHDL 第4章 VerilogHDL 第5章 常用工具软件第6章 可编程逻辑器件第7章技术的应用,2023/6/28,3,第1章 EDA技术概述,1.1 EDA技术及发展 1.2 EDA设计流程1.3 硬件描述语言HDL1.4 可编程逻辑器件1.5 常用EDA工具,2023/6/28,4,第2章 EDA工具软件的使用方法,2.1 Quartus 的安装2.2 Quartus 软件的主界面 2.3 Quartus 图形编

2、辑输入法 2.4 MAX+PLUS 设计项目的转换 2.5 Quartus 宏功能模块的使用方法2.6 嵌入式逻辑分析仪的使用方法,2023/6/28,5,第3章 VHDL,3.1 VHDL基础知识3.2 VHDL语言要素3.3 VHDL顺序语句3.4 VHDL并行语句3.5 VHDL库和程序包3.6 VHDL设计流程,2023/6/28,6,第4章 Verilog HDL,4.1 Verilog HDL入门4.2 Verilog HDL的词法4.3 Verilog HDL的语句 4.4 不同抽象级别的Verilog HDL模型4.5 Verilog HDL设计流程,2023/6/28,7,第

3、5章 常用EDA工具软件,5.1 ModelSim 5.2 基于Matlab/DSP Builder的DSP模块设计5.3 Nios II嵌入式系统开发软件,2023/6/28,8,第6章 可编程逻辑器件,6.1 可编程逻辑器件的基本原理 6.2 可编程逻辑器件的设计技术 6.3 可编程逻辑器件的编程与配置,2023/6/28,9,第7章 EDA技术的应用,7.1 组合逻辑电路设计应用 7.2 时序逻辑电路设计应用,2023/6/28,10,第1章 EDA技术概述,1.1 EDA技术及发展 20世纪末，数字电子技术得到飞速发展，有力地推动了社会生产力的发展和社会信息化的提高。在其推动下，数字电

4、子技术的应用已经渗透到人类生活的各个方面。从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用数字电子技术。,本章介绍EDA技术的发展、EDA设计流程以及EDA技术涉及的领域。,2023/6/28,11,微电子技术，即大规模集成电路加工技术的进步是现代数字电子技术发展的基础。目前，在硅片单位面积上集成的晶体管数量越来越多，1978年推出的8086微处理器芯片集成的晶体管数是4万只，到2000年推出的Pentium 4 微处理器芯片的集成度达4200万只晶体管，2005年生产可编程逻辑器件（PLD）的集成度达到5亿只晶体管，包含的逻辑元件（Logic

5、Elements，LEs）有18万个，2006年生产的PLD中的LEs达到33万个，而2009年生产的PLD中的LEs达到84万个，集成度达到25亿只晶体管。原来需要成千上万只电子元件组成的一台计算机主板或彩色电视机电路，而现在仅用几片超大规模集成电路就可以代替，现代集成电路已经能够实现单片电子系统SOC（System On a Chip）的功能。,2023/6/28,12,现代电子设计技术的核心是EDA（Electronic Design Automation）技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Descriptio

6、n Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，减少设计周期，节省设计成本。,2023/6/28,13,EDA是在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的

7、概念发展而来的。一般把EDA技术的发展分为CAD、CAE和EDA三个阶段。CAD（Computer Aided Design）是EDA技术发展的早期阶段，在这个阶段，人们开始利用计算机取代手工劳动。但当时的计算机硬件功能有限，软件功能较弱，人们主要借助计算机对所设计的电路进行一些模拟和预测，辅助进行集成电路版图编辑、印刷电路板PCB（Printed Circuit Board）布局布线等简单的版图绘制等工作。,2023/6/28,14,CAE（Computer Aided Engineering）是在CAD的工具逐步完善的基础上发展起来的，尤其是人们在设计方法学、设计工具集成化方面取得了长足的

8、进步，可以利用计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用，大大提高了工作效率。20世纪90年代以来，微电子工艺有了惊人的发展，工艺水平已经达到了45纳米级，在一个芯片上已经可以集成上百万乃至数亿只晶体管，芯片速度达到了吉比特/秒量级，百万门以上的可编程逻辑器件陆续面世，这样就对电子设计的工具提出了更高的要求，提供了广阔的发展空间，,2023/6/28,15,促进了EDA技术的形成。特别重要的是世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述语言的EDA工具软件，都有效地将EDA技术推向成熟。今天，EDA技术已经成为电子设计的重要工具，无

9、论是设计芯片还是设计系统，如果没有EDA工具的支持都将是难以完成的。EDA工具已经成为现代电路设计师的重要武器，正在起作越来越重要的作用。,2023/6/28,16,1.2 EDA设计流程,2023/6/28,17,1.2.1 设计准备 设计准备是指设计者在进行设计之前，依据任务要求，确定系统所要完成的功能及复杂程度，器件资源的利用、成本等所要做的准备工作，如进行方案论证、系统设计和器件选择等。,2023/6/28,18,1.原理图或图形输入方式 这是一种最直接的设计输入方式，它使用软件系统提供的元器件库及各种符号和连线画出原理图，形成原理图输入文件。这种方式大多用在对系统及各部分电路很熟悉的

10、情况，或在系统对时间特性要求较高的场合。优点是容易实现仿真，便于信号的观察和电路的调整。,2023/6/28,19,2.硬件描述语言输入方式 硬件描述语言有普通硬件描述语言和行为描述语言，它们用文本方式描述设计和输入。普通硬件描述语言有AHDL、CUPL等，它们支持逻辑方程、真值表、状态机等逻辑表达方式。行为描述语言是目前常用的高层硬件描述语言，有VHDL和Verilog HDL等，它们具有很强的逻辑描述和仿真功能，可实现与工艺无关的编程与设计，可以使设计者在系统设计、逻辑验证阶段便确立方案的可行性，而且输入效率高，在不同的设计输入库之间转换也非常方便。运用VHDL、Verilog HDL硬件

11、描述语言进行设计已是当前的趋势。,2023/6/28,20,3.波形输入方式 波形输入主要用于建立和编辑波形设计文件以及输入仿真向量和功能测试向量。波形设计输入适合用于时序逻辑和有重复性的逻辑函数，系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。波形编辑功能还允许设计者对波形进行拷贝、剪切、粘贴、重复与伸展。从而可以用内部节点、触发器和状态机建立设计文件，并将波形进行组合，显示各种进制的状态值。还可以通过将一组波形重叠到另一组波形上，对两组仿真结果进行比较。,2023/6/28,21,1.2.3 设计处理 这是EDA设计中的核心环节。在设计处理阶段，编译软件将对设计输入文件进行逻辑化

12、简、综合和优化，并适当地用一片或多片器件自动地进行适配，最后产生编程用的编程文件。设计处理主要包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等过程。,2023/6/28,22,1.设计编译和检查 设计输入完成之后，立即进行编译。在编译过程中首先进行语法检验，如检查原理图的信号线有无漏接，信号有无双重来源，文本输入文件中关键字有无错误等各种语法错误，并及时标出错误的位置信息报告，供设计者修改。然后进行设计规则检验，检查总的设计有无超出器件资源或规定的限制并将编译报告列出，指明违反规则和潜在不可靠电路的情况以供设计者纠正.,2023/6/28,23,2.逻辑优化和综合

13、 逻辑优化是化简所有的逻辑方程或用户自建的宏，使设计所占用的资源最少。综合的目的是将多个模块化设计文件合并为一个网表文件，并使层次设计平面化（即展平）。3.适配和分割 在适配和分割过程，确定优化以后的逻辑能否与下载目标器件CPLD或FPGA中的宏单元和I/O单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计不能装入一片器件时，可以将整个设计自动分割成多块并装入同一系列的多片器件中去。,2023/6/28,24,4.布局和布线 布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑元件布局，并准确地实现元件间的布线互连。布局和布线以后,

14、软件会自动生成布线报告，提供有关设计中各部分资源的使用情况等信息。5.生成编程数据文件（JED文件）设计处理的最后一步是产生可供器件编程使用的数据文件。对CPLD来说，是产生熔丝图文件，即JEDEC文件（电子器件工程联合会制定的标准格式，简称JED文件）；对于FPGA来说，是生成位流数据文件(Bit-stream Generation)。,2023/6/28,25,1.2.4 设计校验 设计校验过程包括功能仿真和时序仿真，这两项工作是在设计处理过程中同时进行的。功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。此时的仿真没有延时信息或者有由系统添加的微

15、小标准延时，这对于初步的功能检测非常方便。时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。在设计处理以后，对系统和各模块进行时序仿真，分析其时序关系，估计设计的性能以及检查和消除竞争冒险等。,2023/6/28,26,1.2.5 器件编程 编程是指将设计处理中产生的编程数据文件通过软件放到具体的可编程逻辑器件中去。对CPLD器件来说是将JED文件下载（Down Load）到CPLD器件中去，对FPGA来说是将位流数据BG文件配置到FPGA中去。器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。普通的CPLD器件和一次性编程的FPGA需要

16、专用的编程器完成器件的编程工作。基于SRAM的FPGA可以由EPROM或其他存储体进行配置。在系统的可编程器件（ISP-PLD）则不需要专门的编程器，只要一根与计算机互连的下载编程电缆就可以了。,2023/6/28,27,1.2.6 器件测试和设计验证 器件在编程完毕之后，可以用编译时产生的文件对器件进行检验、加密等工作，或采用边界扫描测试技术进行功能测试，测试成功后才完成其设计。设计验证可以在EDA硬件开发平台上进行。EDA硬件开发平台的核心部件是一片可编程逻辑器件FPGA或CPLD，再附加一些输入输出设备，如按键、数码显示器、指示灯、喇叭等，还提供时序电路需要的脉冲源。将设计电路编程下载到

17、FPGA或CPLD中后，根据EDA硬件开发平台的操作模式要求，进行相应的输入操作，然后检查输出结果，验证设计电路。,2023/6/28,28,1.3 硬件描述语言,硬件描述语言HDL是EDA技术中的重要组成部分，常用的硬件描述语言有AHDL、VHDL和Verilog HDL，而VHDL和Verilog HDL是当前最流行的并成为IEEE标准的硬件描述语言。,2023/6/28,29,VHDL是超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language）的缩写。VHDL作为IEEE标准的硬件描述语言

18、和EDA的重要组成部分，经过十几年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域受到了普遍的认同和广泛的接受，成为现代EDA领域的首选硬件设计语言。专家认为，在新世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。,1.3.1 VHDL,2023/6/28,30,VHDL的特点1、VHDL具有强大的功能，覆盖面广，描述能力强。VHDL支持门级电路的描述，也支持以寄存器、存贮器、总线及运算单元等构成的寄存器传输级电路的描述，还支持以行为算法和结构的混合描述为对象的系统级电路的描述。,2、VHDL有良好的

19、可读性。它可以被计算机接受，也容易被读者理解。用VHDL书写的源文件，既是程序又是文档，既是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。,2023/6/28,31,3、VHDL具有良好的可移植性。作为一种已被IEEE承认的工业标准，VHDL事实上已成为通用的硬件描述语言，可以在各种不同的设计环境和系统平台中使用。,4、使用VHDL可以延长设计的生命周期。用VHDL描述的硬件电路与工艺无关，不会因工艺而是描述过时。与工艺有关的参数可以通过VHDL提供的属性加以描述，工艺改变时，只需要修改相应程序中属性参数即可。,2023/6/28,32,5、VHDL支持对大规模设计的分解和已有

20、设计的再利用。VHDL可以描述复杂的电路系统，支持对大规模设计的分解，由多人、多项目组来共同承担和完成。标准化的规则和风格，为设计的再利用提供了有力的支持。,6、VHDL有利于保护知识产权。用VHDL设计的专用集成电路（ASIC），在设计文件下载到集成电路时可以采用一定保密措施，使其不易被破译和窃取。,2023/6/28,33,1.3.2 Verilog HDL,Verilog HDL也是目前应用最为广泛的硬件描述语言，并被IEEE采纳为IEEE#1064-1995（即Verilog-1995）标准，并于2001和2005分别升级为Verilog-2001和SysemVerilog-2005标

21、准。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合、仿真验证和时序分析。Verilog HDL适合算法级（Algorithm）、寄存器传输级（RTL）逻辑级（Logic）、门级（Gate）和版图级（Layout）等各个层次的电路设计和描述。,2023/6/28,34,采用Verilog HDL进行电路设计的最大优点是其与工艺无关性，这使得设计者在进行电路设计时可以不必过多考虑工艺实现的具体细节，只需要根据系统设计的要求施加不同的约束条件，即可设计出实际电路。实际上，利用计算机的强大功能，在EDA工具的支持下，把逻辑验证与具体工艺库相匹配，将布线及延迟计算分成

22、不同的阶段来实现，从而减少了设计者的繁重劳动。,2023/6/28,35,Verilog HDL和VHDL都是用于电路设计的硬件描述语言，并且都已成为IEEE标准。Verilog HDL也具有与VHDL类似的特点，稍有不同的是Verilog HDL早在1983年就已经推出，至今已有20年的应用历史，因而Verilog HDL拥有广泛的设计群体，其设计资源比VHDL丰富。另外Verilog HDL是在C语言的基础上演化而来的，因此只要具有C语言的编程基础，就很容易学会并掌握这种语言。,2023/6/28,36,1.3.3 AHDLAHDL（Altera Hardware Description

23、Language）是Altera公司根据自己公司生产的MAX系列器件和FLEX系列器件的特点专门设计的一套完整的硬件描述语言。AHDL是一种模块化的硬件描述语言，它完全集成于Altera公司的MAX+plusII的软件开发系统中。AHDL特别适合于描述复杂的组合电路、组（group）运算以及状态机、真值表和参数化的逻辑。用户可以通过MAX+plusII的软件开发系统对AHDL源程序进行编辑，并通过对源文件的编译建立仿真、时域分析和器件编程的输出文件。AHDL的语句和元素种类齐全、功能强大，而且易于应用。用户可以使用AHDL建立完整层次的工程设计项目，或者在一个层次的设计中混合其他类型的设计文件

24、，例如VHDL设计文件或Verilog HDL设计文件。,2023/6/28,37,可编程逻辑器件PLD（Programmable Logic Device）是一种半定制集成电路，在其内部集成了大量的门和触发器等基本逻辑电路，用户通过编程来改变PLD内部电路的逻辑关系或连线，就可以得到需要的设计电路。可编程逻辑器件的出现，改变了传统的数字系统设计方法，其设计方法为采用EDA技术开创了广阔的发展空间，并极大地提高电路设计的效率。,1.4 可编程逻辑器件,2023/6/28,38,在可编程逻辑器件PLD没有出现之前，数字系统的传统设计往往采用“积木”式的方法进行，实质上是对电路板进行设计，通过标准

25、集成电路器件搭建成电路板来实现系统功能，即先由器件搭成电路板，再由电路板搭成系统。数字系统的“积木块”就是具有固定功能的标准集成电路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定功能的大规模集成电路等，用户只能根据需要选择合适的集成电路器件，并按照此种器件推荐的电路搭成系统并调试成功。设计中，设计者没有灵活性可言，搭成的系统需要的芯片种类多且数目大。,2023/6/28,39,PLD的出现，给数字系统的传统设计法带来新的变革。采用PLD进行的数字系统设计，是基于芯片的设计或称之为“自底向上”（Bottom-Up）的设计，它跟传统的积木式设计有本质的不同。它可以直

26、接通过设计PLD芯片来实现数字系统功能，将原来由电路板设计完成的大部分工作放在PLD芯片的设计中进行。这种新的设计方法能够由设计者根据实际情况和要求定义器件的内部逻辑关系和管脚，这样可通过芯片设计实现多种数字系统功能，同时由于管脚定义的灵活性，不但大大减轻了系统设计的工作量和难度，提高了工作效率，而且还可以减少芯片数量，缩小系统体积，降低能源消耗，提高系统的稳定性和可靠性。,2023/6/28,40,目前，可编程逻辑器件有许多品种。集成度是集成电路一项很重要的指标，可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。PROM、PLA、PAL和GA

27、L是早期发展起来的PLD，其集成密度一般小于700门（等效门）/片。它们同属于 LDPLD。,2023/6/28,41,HDPLD包括可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件CPLD（Complex PLD）和FPGA三种，其集成密度大于700门/片。随着集成工艺的发展，HDPLD集成密度不断增加，性能不断提高。如Altera公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。目前集成度最高的HDPLD可达25万门/片以上。,2023/6/28,4

28、2,目前常用的可编程逻辑器件都是从与或阵列和门阵列发展起来的，所以可以从结构上将其分为阵列型PLD和现场可编程门阵列型FPGA两大类。阵列型PLD的基本结构由与阵列和或阵列组成。简单PLD（如PROM、PLA、PAL和GAL等）、EPLD和CPLD都属于阵列型PLD。FPGA具有门阵列的结构形式，它有许多可编程单元（或称逻辑功能块）排成阵列组成，这些逻辑单元的结构和与或阵列的结构不同，也称之为单元型PLD。,2023/6/28,43,1.5 常用EDA工具,用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须有对应的软件包或专用的EDA工具独立处理。EDA工具大致可以分为设计输入编辑器

29、、仿真器、HDL综合器、适配器（或布局布线器）以及下载器等5个模块。,2023/6/28,44,1.5.1 设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具，在这些EDA开发工具中都含有设计输入编辑器，如Xilinx公司的Foundation、Altera公司的MAX+plusII等。一般的设计输入编辑器都支持图形输入和HDL文本输入。图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。原理图输入方式沿用传统的数字系统设计方式，即根据设计电路的功能和控制条件，画出设计的原理图或状态图或波形图，然后在设计输入编辑器的支持下，将这些图形输入到计算机中

30、，形成图形文件。,2023/6/28,45,1.5.2 仿真器 在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。,2023/6/28,46,几乎每个EDA厂商都提供基于Verilog/VHDL的仿真器。常用的仿真器有Model Technology公司的Modelsim，Cadence公司的Verilog-

31、XL和NC-Sim，Aldec公司的Active HDL，Synopsys公司的VCS等。,1.5.3 HDL综合器硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真，但直到Synoposys公司推出了HDL综合器后，才可以HDL直接用于电路设计。,2023/6/28,47,HDL综合器是一种用EDA技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。HDL综合器在把可综合的HDL（Verilog或VHDL）转化为硬件电路时，一般要经过两个步骤。第1步是HDL综合器对Verilog或VHDL进行处理分析，并将其转换成电路结构或模块，这

32、时是不考虑实际器件实现的，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程。第2步是对应实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等。,2023/6/28,48,HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，完成整个设计流程。,电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结

33、构。即：E=（N，M，PI，PO）,2023/6/28,49,例：一位全加器的电路网表E1，XOR，（X，Y），S1E2，XOR，（Cin，S1），SumE3，AND，（X，Y），S2E4，AND，（S1，Cin），S3E5，OR，（S2，S3），Cout,2023/6/28,50,第2章 EDA工具软件的使用方法,本章概要：本章以Altera公司的Quartus(9.0)为主，介绍EDA工具软件的使用方法，作为EDA设计的基础。通过本章的学习，读者可初步采用QuartusII软件的原理图输入法，设计数字电路和系统，掌握用试验开发系统或开发板对设计电路进行硬件验证的方法。知识要点：（1）EDA

34、技术的原理图输入设计法。（2）用原理图输入法实现多层次系统电路的设计。（3）Quartus 的宏功能模块的使用方法。（4）Quartus 嵌入式逻辑分析仪的使用方法。,2023/6/28,51,2.1 Quartus II软件的安装,QuartusII 软件的安装比较简单，只要把QuartusII软件光盘放入计算机的光驱中，安装光盘将自动引导完成Quartus II的安装。软件安装结束之后，还必须在软件中指定Altera公司的授权文件（License.dat），才能正常使用Quartus II软件。,2.2 Quartus II软件的主界面,QuartusII软件为适应广大MAX+PLUS 软

35、件应用工程人员的需要，提供了Quartus II和与MAX+PLUS 兼容的两种主界面。下面以Quartus II主界面介绍该软件的使用方法。,2023/6/28,53,2.3 Quartus II的图形编辑输入法,图形编辑输入法也称为原理图输入设计法。用Quartus II的原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言知识，在具有数字逻辑电路基本知识的基础上，就能可使用Quartus II提供EDA平台，设计数字电路或系统。为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录（如d:myeda）。将自己的全部EDA设计文件放在文件夹中。注意：工程文件夹的名称不要使用汉字

36、，最好也不要使用数字。,在Quartus II平台上，使用图形编辑输入法设计电路的操作流程包括编辑（设计输入）、编译、仿真和编程下载等基本过程。用Quartus II图形编辑方式生成的图形文件默认的扩展名为.bdf。下面以8位加法器adder8的设计为例，介绍Quartus II(9.0)软件使用的基本方法。设计结果用南京伟福实业有限公司的EDA6000试验开发系统（以下简称为EDA6000）和友晶公司的ALTERA DE2开发板（以下简称为DE2开发板）进行硬件验证。,2023/6/28,55,Quartus II原理图输入的基本操作,2023/6/28,56,使用Quartus II设计电

37、路系统之前，需要先建立设计项目（Project）。例如，用图形编辑法设计8位加法器adder8时，需要先建立adder8的设计项目。在Quartus II集成环境下，执行“File”菜单的“New Project Wizard”命令，弹出如图所示的新建设计项目对话框的“New Project Wizard:Directory,Name,TOP-Level Entuty page 1 of 5”页面（新建设计项目对话框共5个页面）。,2.3.1 编辑输入图形设计文件,此页面用于登记设计文件的地址（文件夹）、设计项目的名称和顶层文件实体名。在对话框的第一栏中填入项目所在的文件夹名；第二栏是设计项目

38、名，需要填入新的设计项目名，第三栏是顶层文件实体名，需要填入顶层文件实体的名称。设计项目名和顶层文件实体名可以同名，一般在多层次系统设计中，以与设计项目同名的设计实体作为顶层文件名。,2023/6/28,57,新建项目对话框的第2页面用于增加设计文件，包括顶层设计文件和其他底层设计文件。如果顶层设计文件和其他底层设计文件已经包含在工程文件夹中，则在此页面中将这些设计文件增加到新建项目中。新建项目对话框第3页面用于设置编程下载的目标芯片的类型与型号。在编译设计文件前，应先选择下载的目标芯片，否则系统将以默认的目标芯片为基础完成设计文件的编译。目标芯片选择应根据支持硬件开发和验证的开发板或试验开发

39、系统上提供的可编程逻辑器件来决定。不同的适配板上的可编程逻辑不同。例如EDA6000可以选择Altera EP1C6适配板来完成硬件验证，适配板上的目标芯片是Cyclone系列EP1C6Q240C8型号的可编程逻辑器件。如果使用DE2开发板来完成实验验证，则应选择Cyclone II系列的EP2C35F672C6为目标芯片（详见附录B）。,2023/6/28,58,新建设计项目对话框的第4页面用于设置第三方EDA工具软件的使用，一般情况下可以设置为“不使用”（在第三方工具软件选择框不出现“”）。新建设计项目对话框的第5页面用于显示新建设计项目的摘要，用鼠标点击此页面下方的“Finish”按钮，

40、完成新设计项目的建立。,2023/6/28,59,2023/6/28,60,新的项目建立后，在Quartus II集成环境下，执行“File”菜单的“New”命令，在弹出编辑文件类型对话框中，选择“Block Diagram/Schematic File”（模块/原理图文件）方式，进入Quartus II图形编辑方式的窗口界面。,编辑文件类型对话框,2023/6/28,61,在原理图编辑窗中的任何一个位置上用双击鼠标，弹出一个元件选择窗。,2023/6/28,62,在8位加法器adder8的设计中，将电路设计需要的2个4位加法器74283以及输入、输出元件符号调人图形编辑框中，根据8位加法器设

41、计的原理图，用鼠标完成电路内部的连接以及与输入、输出元件的连接，并将相应的输入元件符号名分别更改为“A7.0”和“B7.0”，把输出元件的名称分更改为“SUM7.0”和“COUT”，如图所示。其中A7.0和B7.0是两个8位加数输入端，SUM7.0是8位和数输出端，COUT是向高位进位输出端。电路设计完成后，用“adder8.bdf”为文件名保存在工程目录中。,8位加法器的原理图,2023/6/28,63,2.3.2 编译设计图形文件 执行Quartus II主窗口“Processing”菜单的“Start Compilation”命令，或者在主窗口上直接用鼠标左键点击“开始编译”命令按钮，开

42、始对adder8.bdf文件进行编译。编译工具的编译过程界面如图2.25所示，编译过程包括分析与综合、适配、编程和时序分析等4个环节。,Quartus II编译状态窗口,2023/6/28,64,2.3.3 真设计文件1.建立波形文件 执行Quartus II主窗口“File”菜单的“New”命令，在弹出编辑文件类型对话框，选择对话框“Other Files”中的“Vector Waveform File”方式，进入Quartus II波形编辑方式，弹出新建波形文件编辑窗口界面。,新建波形文件编辑窗口界面,2023/6/28,65,2.输入信号节点 在波形编辑方式下，执行“Edit”菜单下的“

43、Insert Node or Bus”命令，或在波形文件编辑窗口的“Name”栏中点击鼠标右键，在弹出的快捷菜单中选择“Insert Node or Bus”命令，弹出插入节点或总线（Insert Node or Bus）对话框，。在“Insert Node or Bus”对话窗口中首先点击“Node Finder”键，弹出节点发现者（Node Finder）对话框。,在“Node Finder”对话框的“Filter”栏目中，用选择“Pins:all”项，再点击“Start”按钮，这时在窗口左边的“Nodes Found:”（节点建立）框中将列出该设计项目的全部信号节点。若在仿真中需要观察全

44、部信号的波形，则点击窗口中间的“”按钮；若在仿真中只需要观察部分信号的波形，则首先用鼠标左键将信号名点黑选中，然后点击窗口中间的“”按钮，选中的信号即进入到窗口右边的“Selected Nodes:”（被选择的节点）框中。如果需要删除“Selected Nodes:”框中的节点信号，也可以用鼠标将其选中，然后点击窗口中间的“”按钮。节点信号选择完毕后，点击“OK”按钮。,2023/6/28,66,3.设置波形参量 Quartus II默认的仿真时间域是1s，如果需要更长时间观察仿真结果，可执行“Edit”命令菜单中的“End Time”选项，在弹出的如图所示的“End Time”（设置仿真时间

45、域）对话框中，输入适当的仿真时间域（如10s），后点击“OK”按钮完成设置。,设置仿真时间域对话框,2023/6/28,67,4.编辑输入信号 为输入信号编辑测试电平或数据的示意图如图所示。仿真编辑窗口的左侧各种功能选择按钮的主要功能及使用方法如下：,2023/6/28,68,5.波形文件存盘 执行“File”选项的“Save”命令，完成波形文件的存盘。6.运行仿真器 执行“Processing”中的“Start Simulation”命令，对设计电路进行仿真。,8位加法器的仿真波形,2023/6/28,69,2.3.4 编程下载设计文件 编程下载是指将设计处理中产生的编程数据文件通过EDA软

46、件放到具体的可编程逻辑器件中去的过程。对CPLD器件来说是将JED文件下载（Down Load）到CPLD器件中去，对FPGA来说是将位流数据BG文件配置到FPGA中去。编程下载需要可编程逻辑器件的开发板或试验开发系统支持。,1基于EDA6000的编程下载过程 EDA6000的结构与功能可参见本书的附录A的叙述，这里仅以8位加法器的设计实例，介绍基于EDA6000的编程下载过程。EDA6000的操作过程其过程包括设置试验模式、引脚锁定、编程下载和硬件验证4个部分。,2023/6/28,70,（1）设置实验模式 用EDA方式设计的电路的最终目的，是得到满足设计功能的硬件电路，在将设计电路编程下载

47、到目标芯片之前，需要进行引脚锁定。引脚锁定就是根据目标芯片的引脚分布规则，确定设计电路的输入和输出端口与目标芯片的连接关系，即把哪一条设计电路的输入/输出端口，连接到目标芯片的哪一只引脚（Pin）上。,在进行目标芯片的引脚锁定之前，首先需要确定目标芯片的引脚与EDA6000的外部设备（如按钮、放光二极管等）的连接关系，若要把目标芯片的引脚与实验开发系统的外部设备连接起来，需要在EDA6000软件上进行设置。设置目标芯片的引脚与实验开发系统的外部设备的连接关系及外部设备的属性的操作过程称为建立实验模式,2023/6/28,71,8位加法器的试验模式结构图,设置好的8位加法器的实验模式结构图如图2

48、.29所示。将设置好的8位加法器实验模式以adder8.mod为文件名，保存在工程文件夹中。,2023/6/28,72,（2）引脚锁定,2023/6/28,73,赋值编辑对话框,执行Quartus II 的“Assignments”菜单中的“Pin”命令，弹出赋值编辑（Pin planner）对话框。用鼠标双击“Location”栏目下某个端口对应的小方框，弹出一个目标芯片引脚序号的下拉菜单，根据8位加法器与目标芯片引脚的连接关系，用鼠标选择该端口的引脚序号（如A7选择PIN_240，A6选择PIN_239等），或者在小方框直接从键盘输入引脚的序号（如240、239等）按回车键结束，完成引脚锁

49、定。赋值编辑操作结束后，将引脚锁定文件存盘，并再次通过编译，完成整个设计电路的引脚锁定。,2023/6/28,74,（3）下载设计文件 在Quartus II软件界面上选择“Tools”的编程器“Programmer”命令或者用鼠标左键直接点击“Programmer”命令按钮，弹出设置编程方式窗口。,设置编程方式窗口,2023/6/28,75,下载设计文件之前需要设定编程方式。在设置编程方式窗口中，用鼠标左键点击“Hardware”（硬件设置）按钮，在弹出“Hardware Setup”硬件设置对话框中点击“Add Hardware”按钮，在弹出的添加硬件对话框中选择“ByteBlasterM

50、VLP1”编程方式。ByteBlasterMVLP1编程方式对应计算机的并行口编程下载通道，“MV”是混合电压的意思，主要指对ALTERA的各类芯片电压的FPGA/CPLD都能由此编程下载。,硬件设置完成后，在返回到的设置编程方式窗口中，在“Mode:”栏目保持原有的“JTAG”模式，该模式是国际标准下载模式。“Passive Serial”模式适用于Altera公司的早期生产的PLD芯片（如FLEX10K10），则使用该模式。,完成上述操作后，执行“Processing”的“Stare”命令，或者用鼠标左键点击设置编程方式窗口左边开始编程按钮“Start”，实现设计电路到目标芯片的编程下载。