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1、TJU.ASIC Center-Arnold Shi,1,数字集成电路,天津大学电子科学与技术系史再峰,TJU.ASIC Center-Arnold Shi,2,选用教材,电子工业出版社,Jan M.Rabey等，周润德翻译ISBN 7-121-00383-X/TN.030 TN431.2,定价68.00，蔚蓝49.00,定价58.00，亚马逊46.40,TJU.ASIC Center-Arnold Shi,3,参考资料,Neil H.E.Weste&Kamram.Eshraghian:第二版Principles of CMOS VLSI Design，Addison Wesley.Secon
2、d Edition.Jan M.Rabey著，PRENTICE HALL 清华大学出版社影印版REUSE METHODOLOGY MANUAL FOR SYSTEM-ON-A-CHIP DESIGNS（THIRD EDITION）Michael Keating，Pierre Bricaud，Synopsys,Inc.,TJU.ASIC Center-Arnold Shi,4,课程介绍,联系方式:课程讨论区:超大规模集成电路设计不选课者不得参加听课和考试！国外大学该课程名称：CSE477,TJU.ASIC Center-Arnold Shi,5,课程目标,了解数字集成电路设计的一般方法和流程掌握
3、传输线理论和建模分析的方法学会设计基本的CMOS组合逻辑和时序逻辑电路，并进行仿真（Simulation)，学会使用设计和仿真用的EDA工具掌握数字系统的时序分类和同步异步设计掌握简单运算功能模块的设计培养学习数字集成电路设计相关知识的兴趣承担起中华民族伟大复兴的神圣使命，为大力发展中国集成电路产业贡献力量。,TJU.ASIC Center-Arnold Shi,6,课程安排,集成电路质量评价导线CMOS反相器CMOS组合逻辑电路时序逻辑电路数字电路的时序问题运算功能模块的设计,TJU.ASIC Center-Arnold Shi,7,学习方式,课堂讲授,认真听讲课后自学,完成作业课件原则上不
4、散发，不对外拷贝,遵德性而道问学 致广大而尽精微 极高明而道中庸,TJU.ASIC Center-Arnold Shi,8,大规模集成电路的设计流程(1),TJU.ASIC Center-Arnold Shi,9,大规模集成电路的设计流程(2),TJU.ASIC Center-Arnold Shi,10,数字电路设计的抽象模型,系统级SYSTEM,门级GATE,电路级CIRCUIT,模块级MODULE,器件级DEVICE,TJU.ASIC Center-Arnold Shi,11,TJU.ASIC Center-Arnold Shi,12,第一章 集成电路分类 与数字设计的质量评价,TJU.A
5、SIC Center-Arnold Shi,13,集成电路的分类,集成电路有如下几种分类方法：按功能分类：数字集成电路模拟集成电路数、模混合集成电路按结构形式和材料分类：半导体集成电路膜集成电路（二次集成，分为薄膜和厚膜两类）按有源器件及工艺类型分类双极集成电路（TTL,ECL,模拟IC）MOS集成电路（NMOS,PMOS,CMOS）BiMOS集成电路双极与MOS混合集成电路,TJU.ASIC Center-Arnold Shi,14,集成电路的电路规模,按集成电路的电路规模分类小规模集成电路(SSI)：电路等效门：1050中规模集成电路(MSI)：电路等效门：501K大规模集成电路(LSI)
6、：电路等效门：1K10K超大规模集成电路(VLSI)：电路等效门：10K1000K甚大规模集成电路(ULSI)：电路等效门：1000K1000M,吉（极）大规模集成电路（GLSI）电路等效门：1GT大规模集成电路（TLSI）：电路等校门：1000G继续呢？,TJU.ASIC Center-Arnold Shi,15,集成电路的分类,按生产目的分类通用集成电路（如CPU、存储器等）专用集成电路（ASIC）按实现方法分类全定制集成电路半定制集成电路可编程逻辑器件,TJU.ASIC Center-Arnold Shi,16,全定制集成电路,（Full-Custom Design Approach）即
7、在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计，并需要人工生成所有层次的掩膜（一般为13层掩膜版图）。优点：所设计电路的集成度最高产品批量生产时单片IC价格最低可以用于模拟集成电路的设计与生产缺点：设计复杂度高/设计周期长NRE费用高（Non-Recurring Engineering）应用范围集成度极高且具有规则结构的IC（如各种类型的存储器芯片）对性能价格比要求高且产量大的芯片（如CPU、通信IC等）模拟IC/数模混合IC,TJU.ASIC Center-Arnold Shi,17,半定制集成电路,半定制集成电路（Semi-Custom Design
8、 Approach）即设计者在厂家提供的半成品基础上继续完成最终的设计，只需要生成诸如金属布线层等几个特定层次的掩膜。根据采用不同的半成品类型，半定制集成电路包括门阵列、门海和标准单元等。,1,门阵列（GA：Gate Array）,2,门海（Sea-of-Gate）,3,标准单元（Standard-Cells）,TJU.ASIC Center-Arnold Shi,18,门阵列（GA：Gate Array）,门阵列（GA：Gate Array）有通道门阵列Channeled gate array）：就是将预先制造完毕的逻辑门以一定阵列的形式排列在一起，阵列间有规则布线通道，用以完成门与门之间的
9、连接。未进行连线的半成品硅圆片称为“母片”。,TJU.ASIC Center-Arnold Shi,19,半定制集成电路的“母片”,TJU.ASIC Center-Arnold Shi,20,门海（SOG：Sea-of-Gate）,门海（SOG：Sea-of-Gate）无通道门阵列（Channellessgate array）：也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率并提高电路性能供更大规模的集成度。门阵列生产步骤：（1）母片制造（2）用户连接和金属布线层制造,TJU.ASIC Center-Arnold Shi,21,无布线通道的门
10、海(SOG),TJU.ASIC Center-Arnold Shi,22,半定制集成电路,标准单元（Standard-Cells）：是指将电路设计中可能经常遇到的基本逻辑单元的版图按照最佳设计原则，遵照一定外形尺寸要求，设计好并存入单元库中，需要时调用、拼接、布线。各基本单元的版图设计遵循“等高不等宽”的原则。目前标准单元的单元集成度已经达到VLSI的规模，用这些单元作为“积木块”，根据接口定义可以“搭建”成所需的功能复杂的电路,TJU.ASIC Center-Arnold Shi,23,可编程逻辑器件,可编程逻辑器件这种器件实际上也是没有经过布线的门阵列电路，其完成的逻辑功能可以由用户通过对
11、其可编程的逻辑结构单元（CLB）进行编程来实现。可编程逻辑器件主要有PAL、CPLD、FPGA等几种类型，在集成度相等的情况下，其价格昂贵，只适用于产品试制阶段或小批量专用产品。,TJU.ASIC Center-Arnold Shi,24,设计复杂度及费用比较,几种集成电路类型设计复杂度及费用比较Full Custom Standard Cell Gate Array Programmable Logic Device,TJU.ASIC Center-Arnold Shi,25,不同产量时成本与设计方法的关系,TJU.ASIC Center-Arnold Shi,26,专用集成电路（ASIC）
12、的设计要求,对ASIC的主要设计要求为：设计周期短（Time-to-Market）设计正确率高（One-Time-Success）速度快低功耗、低电压可测性好，成品率高硅片面积小、特征尺寸小，价格低,TJU.ASIC Center-Arnold Shi,27,SoC片上系统,System-on-a-Chip，系统级芯片 出现在20世纪90年代末，采用电子设计自动化（EDA）技术进行芯片设计，将完整计算机所有不同的功能块一次直接集成于一颗芯片上。公认的SOC特点：由可设计重用的IP核组成IP核应采用深亚微米以上工艺技术有多个MPU、DSP、MCU或其复合的IP核及存储模块,TJU.ASIC Ce
13、nter-Arnold Shi,28,SoC 的结构,TJU.ASIC Center-Arnold Shi,29,典型的多媒体处理SoC,TJU.ASIC Center-Arnold Shi,30,VLSI设计业面临的关键问题,设计方法学的研究：理论和设计流程。IP核的复用。功耗、噪声和电迁移的分析工具。针对大规模芯片的阻、容、感提取工具。复杂芯片的验证与测试。良率。,TJU.ASIC Center-Arnold Shi,31,数字设计的质量评价,集成电路的成本,1,功能性和稳定性,2,性能（performance）,3,功耗和能耗,4,TJU.ASIC Center-Arnold Shi,3
14、2,晶圆（Silicon Wafer）,Single die,Wafer,TJU.ASIC Center-Arnold Shi,33,一个集成电路常称为Die,TJU.ASIC Center-Arnold Shi,34,TJU.ASIC Center-Arnold Shi,35,芯片成品率,取决于制造工艺的复杂性的参数，大约为3单位面积缺陷率典型为0.51 个/平方厘米芯片成本与芯片面积的四次方成正比,TJU.ASIC Center-Arnold Shi,36,集成电路的成本,固定成本：设计等可变成本：部件、封装、测试等,TJU.ASIC Center-Arnold Shi,37,数字设计的质
15、量评价,集成电路的成本,1,功能性和稳定性,2,性能（performance）,3,功耗和能耗,4,TJU.ASIC Center-Arnold Shi,38,功能性和稳定性,功能性稳定性,电压传输特性,噪声容限,再生性,方向性,扇入和扇出,理想的数字门,抗噪声能力,TJU.ASIC Center-Arnold Shi,39,电压传输特性,V(x),V(y),f,表示了输出电压与输入电压的关系,VOH=f(VIL),VIL,VIH,VOL=f(VIH),TJU.ASIC Center-Arnold Shi,40,逻辑电平映射到电压范围,V(x),V(y),斜率=-1,斜率=-1,VOH,VOL
16、,VIL,VIH,可接受的高电平和低电平区域分别由VIH和VIL电平来界定，代表了VTC曲线上增益为-1的点,TJU.ASIC Center-Arnold Shi,41,电容耦合举例,TJU.ASIC Center-Arnold Shi,42,噪声容限,不确定区,1,0,VOH,VIL,VOL,VIH,NMH,NML,噪声容限越大越好，但仍不够,Gnd,VDD,VDD,Gnd,为了使电路稳定性强，应该使“0”1”的区间尽可能大低电平噪声容限NML高电平噪声容限NMH,TJU.ASIC Center-Arnold Shi,43,再生性,v0,v2,v1,再生性保证一个受干扰的信号通过若干个逻辑级
17、后逐渐收敛回到某个额定电平,TJU.ASIC Center-Arnold Shi,44,具有再生性的条件,v0,v1,v2,v3,f(v),finv(v),具有再生性,v0,v1,v2,v3,f(v),finv(v),不具有再生性,要具有再生性,VTC应当具有一个增益绝对值大于1的过渡区。该过渡区以两个增益小于1的有效区域为边界。,TJU.ASIC Center-Arnold Shi,45,Directivity(方向性),门的方向性要求是单向的:changes in an output level should not appear at any unchanging input of th
18、e same circuitIn real circuits full directivity is an illusion(e.g.,due to capacitive coupling between inputs and outputs)例如:output impedance of the driver and input impedance of the receiverideally,the output impedance of the driver should be zeroinput impedance of the receiver should be infinity,T
19、JU.ASIC Center-Arnold Shi,46,扇入和扇出,扇出表示连接到驱动门输出端的负载的门的数目N扇入定义为门的输入端的数目M,TJU.ASIC Center-Arnold Shi,47,理想的数字门,对于一个理想的数字门在过渡区有无限大的增益门的阈值位于逻辑摆幅的中点高/低电平噪声容限都等于摆幅的一半输入阻抗为无穷大,输出阻抗为0,Vout,Vin,Ri=Ro=0Fanout=NMH=NML=VDD/2,TJU.ASIC Center-Arnold Shi,48,数字设计的质量评价,集成电路的成本,1,功能性和稳定性,2,性能（performance）,3,功耗和能耗,4,T
20、JU.ASIC Center-Arnold Shi,49,传播延时定义了对输入端信号的响应快慢,t,Vout,Vin,输入波形,输出波形,t,信号斜率,Vin,Vout,TJU.ASIC Center-Arnold Shi,50,传播延时建模分析,用一阶 RC网络分析,R,C,vin,vout,vout(t)=(1 et/)Vwhere=RC,到达50%的点的时间t=ln(2)=0.69,到达90%的点的时间t=ln(9)=2.2,TJU.ASIC Center-Arnold Shi,51,数字设计的质量评价,集成电路的成本,1,功能性和稳定性,2,性能（performance）,3,功耗和能
21、耗,4,TJU.ASIC Center-Arnold Shi,52,功耗和能耗,功耗意味着电路的每一次运算消耗多少能量及电路耗散多少热量峰值功耗Ppeak=Vddipeak平均功耗p(t)=v(t)i(t)=Vddi(t)Pavg=1/T p(t)dt=Vdd/T idd(t)dt功耗分为静态部分和动态部分两类,E(joules)=CL Vdd2 P01+tsc Vdd Ipeak P01+Vdd IleakageP(watts)=CL Vdd2 f01+tscVdd Ipeak f01+Vdd Ileakage,TJU.ASIC Center-Arnold Shi,53,业界消息：英特尔研制
22、出22纳米微处理器制造工艺,2009.9.23日消息，英特尔美国信息技术峰会(IDF)于今日在美国举行，该公司总裁欧德宁在峰会上展示了世界上第一款基于22纳米制造工艺可工作芯片的硅晶圆。据介绍，22纳米的工艺将出现在未来英特尔的处理器中。欧德宁展示的22纳米晶圆由多个芯片构成，每个芯片都包含364兆位的SRAM存储器，在指甲盖大的面积上集成了29亿个晶体管。英特尔预计今年年底会推出32纳米制程的westmere处理器产品线，明年晚些时候推进的新架构sandy bridge也采用32纳米技术；,预计2011年开始启用22纳米技术，到2012年开始启用第二代22纳米技术，并有望出产第一代的原生八核
23、心处理器。,TJU.ASIC Center-Arnold Shi,54,Moore定律,TJU.ASIC Center-Arnold Shi,55,采用IBM的新技术 2011年可启用22纳米技术,据有关消息报道，IBM公司正式宣布到2011年可正式启用22纳米制程技术，当前所采用的45纳米蚀刻印刷技术将无法兼容最新的芯片制造技术规格，主要是当前技术无法适用于22纳米级别的小尺寸芯片切割，而IBM的技术则能够在光学控制方面借复杂算法达成足够的精确度。IBM的新技术叫做computATIon scaling（CS），能够在22纳米以及更高精度级别实现芯片产品的复杂化生产，同时还包括更高性能和更低
24、能耗表现。新技术可以用在处理器，内存，DSP，以及电子晶圆的任意领域。,TJU.ASIC Center-Arnold Shi,56,Intel 工艺技术路线,TJU.ASIC Center-Arnold Shi,57,法定计量单位,拍大规模集成电路 10E15艾大规模集成电路 10E18泽大规模 10E21尧大规模 10E24十、百、千、兆、吉、太、拍、艾、泽、尧。千以前是十进位，千以后是千进位。分、厘、毫、微、纳、皮、飞、阿、仄、夭。按法定计量单位规定词头不得单用,TJU.ASIC Center-Arnold Shi,58,用于构成十进倍数和分数单位的词头,所表示的因数词头名称词头符号 的次方 艾（可萨）E 的次方拍（它）P 的次方太（拉）T 的次方吉（咖）G 的次方兆M 的次方千k 的次方百h 的次方十da 的次方分d 的次方厘c 的次方毫m 的次方微u 的次方纳（诺）n 的次方皮（可）p 的次方飞（母托）f 的次方阿（托）a,
