数电PPT电子教案第三章组合逻辑电路.ppt

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1、第三章 组 合 逻 辑 电 路,5,作 业,3-13-23-43-93-29 3-153-273-183-303-323-34,5,本章内容,第八节 常用中规模集成组合逻辑模块之五 数值比较器,第七节 常用中规模集成组合逻辑模块之四 算术运算电路,第六节 常用中规模集成组合逻辑模块之三 数据选择器,第五节 常用中规模集成组合逻辑模块之二 译码器,第四节 常用中规模集成组合逻辑模块之一 编码器,第三节 组合逻辑电路中的竞争冒险,第二节 用小规模集成电路(SSI)实现组合逻辑电路的设计,第一节 组合逻辑电路的分析,本章内容,5,关于逻辑电路的基本概念,高电平：电压在3.5V-5.0V，用H表示低电

2、平：电压在0V-1.5V，用L表示正逻辑体制：将高电平用逻辑1表示，低电平用 逻辑0表示负逻辑体制：将高电平用逻辑0表示，低电平用 逻辑1表示,5,一、正与门电路,5,正逻辑体制,负逻辑体制,二、正或门电路,5,正逻辑体制,负逻辑体制,三、非门电路,5,正逻辑体制,负逻辑体制,四、正逻辑体制与负逻辑体制之间的关系,5,正逻辑体制,负逻辑体制,与运算,或运算,或运算,与运算,非运算,非运算,第一节 组合逻辑电路的分析,一、组合逻辑电路的特点及逻辑功能描述,zi=f(x1,x2,xn)(i=1,2,m),组合逻辑电路的一般框图,工作特征:在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路

3、原来的状态无关。,结构特征:1、输出、输入之间没有反馈延迟通路2、不含记忆单元,5,二、组合逻辑电路的分析方法,2.组合逻辑电路的分析步骤：,（1）由逻辑电路图写出各输出端的逻辑表达式；,（2）化简和变换逻辑表达式；,（3）根据化简或变换后的逻辑表达式列出真值表；,（4）根据真值表或逻辑表达式，经分析最后确定其功能。,根据已知逻辑电路，经分析确定电路的逻辑功能。,1.组合逻辑电路的分析要解决的问题,所谓逻辑电路是指由一些基本逻辑符号以及它们之间的连接线构成的电路。,5,例:组合逻辑电路如图所示，分析该电路的逻辑功能。,解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。,（

4、2）化简与变换：,5,（3）由表达式列出真值表。,（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。,5,例:分析如图所示逻辑电路的功能。,1.根据逻辑图写出输出函数的逻辑表达式,2.列写真值表。,3.确定逻辑功能：,解：,输入变量的取值中有奇数个1时，L为1，否则L为0,电路具有为奇校验功能。,如要实现偶校验，电路应做何改变？,第二节 用小规模集成电路(SSI)实现 组合逻辑电路的设计,（1）逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；,（2）根据逻辑描述列出真值表；,（3）由真值表写出逻辑表达式;,（5）画

5、出逻辑图。,（4）根据器件的类型,简化和变换逻辑表达式；,2、组合逻辑电路的设计步骤,1、组合逻辑电路的设计要解决的问题：,根据实际逻辑问题，求出所要求逻辑功能的最简单逻辑电路。(器件个数少，种类少，连线少),一、设计组合逻辑电路的一般方法,5,二、用小规模集成电路实现完全描述的组合逻辑电路设计,例:设计一个三人表决电路，结果按“少数服从多数”的原则决定,但是其中一个人有最终的否决权，即只要这个人不同意，这件事就不能通过，但是这个人如果同意了这件事，这件事也不一定能通过，还要看另外两个人的意见，结果按“少数服从多数”的原则决定。,所谓完全描述，是指不含无关项的逻辑问题的描述，也就是所有输入变量

6、的取值组合都有可能出现。,5,解：（1）约定：三个人的意见分别用字母A、B、C表示，表决结果用字母L表示。设同意用逻辑“1”表示；不同意用逻辑“0”表示。表决结果通过用逻辑“1”表示；没通过用逻辑“0”表示。同时约定A是那个有最终否决权的人。,（3）由真值表写出逻辑表达式：,（2）列真值表：,（4）卡诺图化简,5,（5）画出逻辑图,如果，要求用与非门实现该逻辑电路，就应将表达式转换成与非与非表达式：,画出逻辑图如图所示,5,所谓不完全描述，是指含有无关项的逻辑问题的描述。,三、用小规模集成电路实现不完全描述的组合逻辑电路设计,例:设计一个将余3码变换成8421BCD码的组合逻辑电路。解：（1）

7、约定：用A3 A2 A1 A0表示输入的余3码，用L3 L2 L1 L0表示输出的8421BCD码。（2）根据题目要求，列出真值表。余3码中，0000，0001，0010，1101，1110，1111没有定义，所以在真值表中作为无关项处理。,5,真值表,5,（3）用卡诺图进行化简。（注意利用无关项）,化简后得到的逻辑表达式为：,5,（4）由逻辑表达式画出逻辑图。,5,例:试设计一个编码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。,解：（1）明确逻辑功能，列出真值表。,设输入变量为G3、G2、G1、G0为格雷码，,当输入格雷码按照从0到15递增排序时，可列出逻辑电路真

8、值表,输出变量B3、B2、B1和B0为自然二进制码。,逻辑电路真值表,(2)画出各输出函数的卡诺图，并化简和变换。,(3)根据逻辑表达式，画出逻辑图,第三节 组合逻辑电路中的竞争冒险,一、静态冒险的定义,二、静态冒险现象及其产生的原因,三、判断静态冒险现象的方法,四、静态冒险现象的消除方法,五、动态冒险的定义,5,概 述,在分析和设计组合逻辑电路时，认为输入信号、输出信号已经处于稳定电平，并没考虑输入变化瞬间的情况。为了保证系统工作的可靠性，应该考虑输入信号变化瞬间电路的工作情况。由于门电路存在延迟时间，在输入信号变化瞬间，电路的输出端口会出现尖峰脉冲，此时称电路出现了冒险。,静态冒险,动态冒

9、险,：出现在二级电路中,：出现在多级电路中,：出现在二级与或电路中,：出现在二级或与电路中,5,静态1冒险：在组合逻辑电路中，如果输入变化前、后稳态输出1，而转换瞬间出现0的毛刺。,一、静态冒险的定义,静态0冒险：在组合逻辑电路中，如果输入变化前、后稳态输出0，而转换瞬间出现1的毛刺。,静态1冒险,静态0冒险,5,如：,理想情况：,实际情况：由于G1存在延迟，使A的下降沿滞后于A的上升沿，使得输出L出现高电平窄脉冲。,二、静态冒险现象及其产生的原因,5,竞争：把G2门的两个输入信号分别经过G1和A端两个路径在不同时刻到达的现象，成为竞争。,冒险：由于竞争在输出端产生干扰脉冲的现象。,注意：有竞

10、争现象时不一定都会产生冒险。,5,其中一个先从0变1时，输出信号可能出现不应该出现的1信号静态0冒险,在一定的条件下，如果门电路的输出端表达式可等价于两个互补信号的相乘或相加，就会产生竞争冒险。,其中一个先从1变0时，输出信号可能出现不应该出现的0信号 静态1冒险,三、判断静态冒险现象的方法,5,该电路存在静态0冒险。,解：,5,四、消去竞争冒险的方法,1.发现并消除互补变量,B=C=0时,5,2.增加乘积项,避免互补项相加,当A=B=1时,当A=B=1时,可能出现竞争冒险,5,3.输出端并联电容器,如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联一电容器，致使输出波形上升沿和

11、下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。,420pF,现代数字电路或数字系统的分析与设计可以借助计算机进行时序仿真，检查电路是否存在竞争冒险。,5,动态1冒险：在组合逻辑电路中，如果输入变化前、后在稳态输出1之前，输出发生了三次变化，即出现0、1、0、1的变化序列。,五、动态冒险的定义,动态0冒险：在组合逻辑电路中，如果输入变化前、后在稳态输出0之前，输出发生了三次变化，即出现1、0、1、0的变化序列。,动态1冒险,动态0冒险,5,小 节,逻辑电路的基本概念：高电平、低电平；正逻辑体制、负逻辑体制第一节 组合逻辑电路的分析第二节 组合逻辑电路的设计 完全描述的组合逻辑电路设计

12、 不完全描述的组合逻辑电路设计,5,小 节,第三节 组合逻辑电路中的竞争冒险竞争和冒险是两个不同的概念，有竞争不一定有冒险。静态冒险：两级门电路动态冒险：多级门电路,消去竞争冒险的方法,1.发现并消除互补变量,2.增加乘积项,避免互补项相加,3.输出端并联电容器：电容具有平波作用,5,静态1冒险,静态0冒险,编码：将某一信息变换为某一特定代码的过程称为编码。,如：8421BCD码中，用1000表示数字8,如：ASCII码中，用1000001表示字母A等,编码器：具有编码功能的逻辑电路。,编码器的逻辑功能：,能将每一个编码输入信号变换为不同的二进制代码输出。,如8线-3线编码器：将8个输入的信号

13、分别编成8个3位二进制数码输出。,如BCD编码器：将10个编码输入信号分别编成10个4位码输出。,第四节 常用中规模集成组合逻辑模块 之一 编码器,6,编码器的分类：普通编码器和优先编码器。,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。普通编码器要求输入信号是互相排斥的变量，它们之间存在约束关系，因此使用中受到一些限制。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,6,二进制编码器的结构框图,1、普通二进制编码器,一、普通编码器,一般而言，N个不同的信号，至少需要n

14、位二进制数编码。N和n之间满足下列关系:2n-1 N 2n,6,解：（1）约定：4个信息分别用I0、I1、I2、I3表示，信息有效用1表示，无效用0表示；2位代码用A1、A0表示，且对应关系为：信息I0的编码为00，信息I1的编码为01，信息I2的编码为10，信息I3的编码为11。（2）真值表见表所示，因为有4个输入变量，所以真值表中共有16行，每行对应了一种变量取值组合，根据题目中的叙述，其中12种变量取值组合不会出现，所以视为无关项。,例:试设计一个4线-2线编码器电路，可将4个信息编成2位代码，假设任一瞬间，4个信息必须有一个而且只能有一个处于有效状态。,6,（4）画出逻辑电路图,（3）

15、用卡诺图化简，得到输出表达式,6,注意：使用时要遵守约束条件。,2、二十进制编码器键控8421BCD码编码器,设输入信号S0S9代表十进制的十个数码09，低电平有效,输出信号ABCD代表对应的8421BCD代码,GS为控制使能端,所谓二-十进制编码器是将十进制的十个数码09分别编成对应的8421BCD代码的电路。,有输入信号有效时GS=1,（1）约定,6,（2）真值表,6,（3）输出表达式,6,（4）二十进制编码器逻辑电路图,6,二、优先编码器,1、优先编码器的定义与功能,优先编码器的提出：,实际应用中，经常有两个或更多输入编码信号同时有效。,必须根据轻重缓急，规定好这些外设允许操作的先后次序

16、，即优先级别。,识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,6,解：（1）约定：4个信息分别用I0、I1、I2、I3表示，信息有效用1表示，无效用0表示；2位代码用A1、A0表示，且对应关系为：I0的编码为00（按A1A0的顺序，以下同），I1的编码为01，I2的编码为10，I3的编码为11。I0、I1、I2、I3的优先级依次升高。,例:设计一个4线-2线优先编码器，任一时刻必须有一个输入有效，但允许多个输入同时有效。,6,（2）列真值表,（3）化简写出表达式,（4）逻辑电路图,6,2、二进制优先编码器集成电路芯片74X148,6,148：指芯片功能，8线-3线二

17、进制优先编码器,X指工艺类型，TTL集成电路有标准工艺、S、L、LS、AS、ALS、H；CMOS集成电路有B、C、HC、HCT、AC、ACT等。,74：指民用产品；54：指军用产品,国标逻辑符号,2、二进制优先编码器集成电路芯片74X148,引脚分布图,逻辑示意图,6,带引脚名字的逻辑符号,74X148内部逻辑电路图,6,真值表,6,GS为片选信号，是编码器的编码标志，低电平有效。当输入使能端EI为0（有效），编码器处于正常的编码状态时，I0I7信号输入端至少有一个处于有效时，优先编码器编码状态标志GS为0，处于有效状态，表明编码器处于编码状态，当没有任何输入有效时，GS为1，处于非编码状态。

18、,EO为输出使能端，高电平有效。当输入使能端EI 为1（无效）时，输出使能端EO为1（有效）。只有在EI为0（有效），且I0I7信号输入端无任何一个处于有效时，EO输出0，处于它的无效状态。,真值表,6,EI为输入使能端，低电平有效，当EI=0时，编码器工作，可以完成优先编码功能；当EI=1时，不论8个输入为何种状态，三个输出端以及GS、EO均为高电平。,I0I7编码输入，I7优先级别最高。,HPRI/BIN：总限定符/：表示将输入和输出分开HPRI：HIGHEST PRIORITY权位最大的高位输入信号的优先级别最高BIN：输出为二进制码引脚名I0I7，I(INPUT)，引脚号，低电平有效0

19、/Z10：07内部编号；Z：ZIGZAG，内部连接；表示1内部编号0与内部编号10连接V18：V 或 EI=1(无效)时，EO=1(无效)EN:使能端,内部编号，1,2,4：数字表示位权,表示一种约束,表明8个输入信号与3个编码输出端信号的对应关系输入低电平有效,I0I7的编码与对应的二进制数正好相反,所以引脚处有小圆圈,带引脚名字的逻辑符号,逻辑符号的含义,6,三、集成编码器的应用,1、编码器的扩展,串行扩展实现16线-4线优先编码器,6,真值表,6,2、组成8421BCD 编码器,6,补充：集成优先编码器CD4532B,6,小 节,6,编码：将某一信息变换为某一特定的代码的过程。,第四节

20、编码器,编码器：具有编码功能的逻辑电路。,编码器的分类：普通编码器和优先编码器。,二进制和十进制普通编码器,集成优先编码器74148及其应用,带引脚名字的逻辑符号,第五节 常用中规模集成组合逻辑模块 之二 译码器,译码器的分类：,译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号。(即电路的某种状态),概述,译码器：具有译码功能的逻辑电路称为译码器。,通用译码器,显示译码器,二进制译码器 代码变换译码器,7,（一）二进制译码器的定义与功能 二进制译码器又称变量译码器、全译码器、最小项译码器、唯一地址译码器；二进制译码器的n个输入信号和N个输出信号之间的关系为：N=2n；二进制

21、译码器常用于实现多输出的组合逻辑函数、计算机中的地址译码。,一、二进制译码器,7,（一）二进制译码器的定义与功能例：设计一个2线-4线译码器。解法一：（1）约定：两个输入信号分别用A，B表示，四个输出信号分别用Y0、Y1、Y2、Y3表示，输出信号为低电平有效，并设AB=00对应Y0信号，AB=01对应Y1信号，AB=10对应Y2信号，AB=11对应Y3信号。（2）按上述约定列出真值表。,一、二进制译码器,7,真值表,（4）逻辑电路图,（3）输出表达式,7,解法二：,（1）约定：两个输入信号分别用A，B表示，四个输出信号分别用Y0、Y1、Y2、Y3表示，输出信号为高电平有效，设AB=01对应Y0

22、信号，AB=00对应Y1信号，AB=11对应Y2信号，AB=10对应Y3信号。,（2）按上述约定列出真值表。,（4）逻辑电路图,（3）输出表达式,7,二进制译码器的定义：,7,译码器n个输入量的2n种组合均有对应的输出信号,输入的是多位二进制数码,全地址译码器或唯一地址译码器的定义：,最小项址译码器的定义：,译码器每个输出量都对应一个最小项,（二）典型的中规模集成电路芯片74X138*,引脚图,逻辑示意图,8,内部逻辑电路图,8,74HC138集成译码器真值表,8,8,以A2 A1 A0的顺序，A2为高位对最小项编号时，最小项m的下标与Y的下标一致；当以A0为高位时，最小项m的下标与Y的下标不

23、再一致。,8,BIN/1-OF-8：总限定符0、1、2：位权的幂，表示A0、A1、A2的位权分别为20、21、22：分组符号，表明组合在一起的这些二进制位产生一个内部值，此内部值可能会影响其它的内部值或输出信号G：表示和内部值的范围在07内的信号有关联，如A2A1A0=011，内部值为3，这时标有3字样的输出信号内部值为1，方框外有圆圈，所以12脚Y3=0，即输出低电平有效,逻辑符号的含义,8,（三）二进制译码器的应用,1二进制译码器的扩展,扩展实现4线-16线译码器,8,DCBA=1011时，,Z11=0,0,0,DCBA=0011时，,Z3=0,真值表,8,基于这一点用该器件能够方便地实现

24、三变量逻辑函数。,*2.实现多输出组合逻辑函数,.,当G=1,G2A=G2B=0时,8,解题方法,1、首先假设一个输入变量为高位，将函数式变换为最小项之和的形式；,2、在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数。,8,例:试用74X138译码器和必要的门电路实现逻辑函数,8,例:试用74X138译码器和必要的门电路实现逻辑函数,8,例:某多输出组合逻辑函数的真值表如表所示，试用74X138译码器和必要的门电路实现该多输出组合逻辑函数。,解：,8,8,7,首先将函数式变换为最小项之和的形式,在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数。,假设A为高位,考虑若C为高位该作

25、何处理？,8,3.二进制译码器可以作为数据分配器使用,数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。,8,（1）第一种方案：G2A作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，A2AlA0作为地址选择信号。如图所示。,8,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,A2A1A0,8,（2）第2种方案：G2B作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，A2AlA0作为地址选择信号。如图所示。,8,7,在G2A=0、G1=1的前提下，74X138的输出真值表：,A

26、2A1A0,8,（3）第3种方案：G1作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，反相输出，A2AlA0作为地址选择信号。如图所示。,8,7,在G2A=0、G2B=0的前提下，74X138的输出真值表：,A2A1A0,8,二、代码变换译码器74X42,功能：将8421BCD码译成为10个状态输出。,8,74X42内部逻辑电路图,8,功能表,对于BCD代码以外的伪码（10101111这6个代码）Y0 Y9 均为高电平。,8,三、显示译码器,数字显示电路一般由显示译码器、驱动器和显示器组成。显示译码器种类：按显示方式分：字形重叠式：辉光放电管 点阵式：场致发光记分牌

27、 分段式：荧光数码管按发光物质分：半导体显示器：LED显示器 荧光显示器：荧光数码管 气体放电管显示器：辉光数码管、等离子体显示目前，应用广泛的是七段数码显示器,8,三、显示译码器,（一）七段数码显示器原理,共阳,共阴,8,+5V,0,1,（二）七段显示译码器74X48,引脚图,逻辑符号,8,74X48是一种与共阴极数码管显示器配合使用的集成译码器。,逻辑电路图,8,与共阴数码管配合使用,8,优先级别最高,省电,优先级别第二,8,无效0消隐,无效0消隐,小 结,9,第五节 译码器,译码器的分类：通用译码器 二进制译码器和代码变换译码器 显示译码器,译码：译码是编码的逆过程，它能将二进制码翻译成

28、代表某一特定含义的信号。,译码器：具有译码功能的逻辑电路称为译码器。,（一）二进制译码器的定义与功能,二进制译码器又称变量译码器、全译码器、最小项译码器、唯一地址译码器；二进制译码器的n个输入信号和N个输出信号之间的关系为：N=2n；,小 结,9,第五节 译码器,逻辑符号,（二）典型的中规模集成电路芯片74X138*,（三）二进制译码器的应用,1二进制译码器的扩展,*2.实现多输出组合逻辑函数,3.二进制译码器可以作为数据分配器使用,显示译码器：共阴极和共阳极数码管共阴极译码器74X48,第六节 常用中规模集成组合逻辑模块 之三 数据选择器,一、数据选择器的基本概念及工作原理,数据选择的功能：

29、在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。,数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。,n位地址选择信号,9,集成数据选择器模块74X151*,引脚图,逻辑符号,9,逻辑电路图,逻辑示意图,2个互补输出端,8 路数据输入端,1个使能输入端,3 个地址输入端,9,74LS151的功能表,9,当以A2为高位，A0为低位时，最小项编号mi的下标与Di的下标正好一致，这样便于记忆逻辑表达式。,当以A0为高位，A2为低位时，下标不再一致。,9,二、数据选择器的应用,（一）数据选择器的扩展,1.选择数据位数的扩展,用两片

30、74X151组成二位八选一的数据选择器,9,G=0时，A2A1A0=101时，,Y1Y0=D15D05,D15,D05,G=0时，A2A1A0=011时，,D13,D03,Y1Y0=D13D03,2.数据通道源的扩展,将两片74X151连接成一个16选1的数据选择器,9,A3A2A1A0=0XXX时，,低位片工作；,A3A2A1A0=1XXX时，,高位片工作。,*（二）实现单输出组合逻辑函数,例：试用8选1数据选择器74X151实现单输出组合逻辑函数,解法一：将要实现的逻辑函数转换成最小项表达式 此处要特别注意将逻辑函数写成最小项编号的形式时，要特别指明对最小项编号的方法，这部分的内容在讲解最

31、小项的概念时已经强调过。74X151的输出函数表达式为：,=m3+m5+m6+m7,9,画出连线图，输入变量A、B、C接至数据选择器的地址输入端A2、A1、A0，即A=A2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。如图所示。,比较Y与L，当 D3=D5=D6=D7=1 D0=D1=D2=D4=0时，,Y=L,9,=m3+m5+m6+m7,解法二：作出逻辑函数L的真值表,可知D3=D5=D6=D7=1 D0=D1=D2=D4=0,要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数相同，将变量与数据选择器的地址输入端一一对应即可。,9,例：试用8选1数据选择器74X1

32、51实现单输出组合逻辑函数,如果要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数不同，不能用前述的简单办法。应分离出多余的变量，把它们加到适当的数据输入端。下面举例说明这种方法。,解法一：,9,解法二：,9,例：试用4选1数据选择器74X153实现单输出组合逻辑函数：,解：,9,（三）实现并行数据到串行数据的转换,9,不考虑低位来的进位的相加-半加 考虑低位进位的相加-全加 加法器分为半加器和全加器两种。,一、加法器,两个1位二进制数相加:,第七节 常用中规模集成组合逻辑模块 之四 算术运算电路,9,第七节 常用中规模集成组合逻辑模块 之四 算术运算电路,（一）1位加法器1.1位半加

33、器,9,真值表,与非逻辑电路图,逻辑符号,逻辑 电路图,2.1位全加器,真值表,9,逻辑表达式,9,逻辑电路图,逻辑符号,用半加器实现全加器,9,你能用7415174138设计全加器吗?用这两种器件组成逻辑函数产生电路,有什么不同?,设计一个能实现两个1位二进制数的全减运算的组合逻辑电路，要求画出逻辑电路图。,练 习,9,小 结,9,第六节 数据选择器,逻辑符号,一、加法器1.1位半加器 2.1位全加器,小 结,9,第七节 算术运算电路,逻辑符号,（二）多位加法器,10,缺点：每一位的加法运算只能等低位进位信号产生之后才能进行，运算速度慢。,如何用1位全加器实现两个四位二进制数相加？A3 A2

34、 A1 A0+B3 B2 B1 B0=?,1.串行进位加法器,定义两个中间变量Gi和Pi：,Gi=AiBi,2.超前进位加法器,提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,定义第i 位的进位信号（Ci）：,Ci=GiPi Ci-1,产生变量,传输变量,10,4位全加器进位信号的产生：,C0=G0+P0 C-1,C1=G1+P1 C0C1=G1+P1 G0+P1P0 C-1,C2=G2+P2 C1 C2=G2+P2 G1+P2 P1 G0+P2 P1 P0C-1,C3=G3+P3 C2=G3+P3(G2+P2

35、 C1)=G3+P3 G2+P3P2 C1=G3+P3 G2+P3P2(G1+P1C0)C3=G3+P3 G2+P3P2 G1+P3P2 P1(G0+P0C-1),Ci=GiPi Ci-1,10,由此可见，各位的进位信号都只与Gi、Pi和C-1有关，若C-1=0，各位的进位信号都只与被加数和加数有关，它们是并行产生的，实现了快速进位。,超前进位集成4位加法器74LS283,引脚图,逻辑符号,带引脚名的逻辑符号,逻辑图,10,（三）集成加法器的应用1.加法器级联实现多位二进制数加法运算,8位二进制数加法电路,10,在片内是超前进位，而片与片之间是串行进位。,2.用74X283构成一位8421BC

36、D码的加法器,10,一位8421BCD码加法器,10,例：试采用74X283完成 8421BCD码到余3码的转换。解：由于8421BCD码加 0011 即为余3码，所以其转换电路就是一个加法电路，如图 所示。,10,一、1位数值比较器(设计),数值比较器：对两个多位数字进行比较（A、B），以判断其大小的逻辑电路。,输入：两个一位二进制数 A、B。,输出：,第八节 常用中规模集成组合逻辑模块 之五 数值比较器,10,1位数值比较器,10,二、2 位数值比较器,输入：两个2位二进制数 A=A1 A0、B=B1 B0,能否用1位数值比较器设计两位数值比较器?,比较两个2 位二进制数大小的电路,当高位

37、（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,10,简化真值表（原始真值表见书P140-表3-25）,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),10,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),10,三、集成4位数值比较器74X85,引脚图,逻辑符号,带引脚名的逻辑符号,逻辑图,10,74X85的内部逻辑电路图,10,4位数值比较器74LS85的功能表,10,无效状态,输 入,输 出,四、数值比较器功能的扩展,（一）串联方式扩展,10,（二）并联方式扩展,10,例：用74X85并联扩展方式比较A、B两个16位二进制数的大小，要求画出逻辑电路图，并在图中标明具体的数值。A=1111000011111111，B=1111000011110000。,10,10,例：用74X85设计比较两个七位二进制数大小的电路。,解法一：,10,解法二：,10,组合逻辑电路的分析组合逻辑电路的设计集成译码器74X138集成数据选择器74X151,重 点,10,