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1、1,4 组合逻辑电路,4.4 若干典型的组合逻辑集成电路4.4.1 编码器4.4.2 译码器/数据分配器4.4.3 数据选择器4.4.4 数值比较器4.4.5 算术运算电路,4.1 组合逻辑电路的分析,4.2 组合逻辑电路的设计,4.3 组合逻辑电路中的竞争与冒险,4.5 组合可编程逻辑器件,教学内容,练习题,2,教学基本要求,1.熟练掌握组合逻辑电路的分析方法和设计方法.2.掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用.3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。4.掌握可编程逻辑器件的表示方法,会用PLD实现组合逻辑电路,4 组合逻辑电路,3
2、,组合逻辑电路的定义和特点,2.电路结构特点：输入与输出之间没有反馈延迟通路;电路中不含记忆单元。,1.定义：在任何时刻，输出状态只决定于该时刻各输入状态的组合，而于与原来状态无关的逻辑电路，称为组合逻辑电路。,Li=f(A1,A2,An)(i=1,2,m）式中A1,A2,An为输入变量。,4 组合逻辑电路,4,4.1 组合逻辑电路的分析,1.分析的目的,2.分析的步骤,*,根据给定的逻辑电路图，经过分析确定电路能完成的逻辑功能。有时分析的目的在于检验新设计的逻辑电路是否实现了预定的逻辑功能。,(1)由逻辑图写出各输出端的逻辑表达式；(2)化简和变换各逻辑表达式；(3)列出真值表；(4)根据真
3、值表和逻辑表达式对逻辑电路进行分析.(5)最后确定其功能。,5,4.1 组合逻辑电路的分析,【例1】,分析图中所示电路的逻辑功能.,第二步:列真值表,第三步:确定逻辑功能,判断三个输入信号是否相同的电路。,第一步:根据逻辑图写出输出函数的逻辑表达式为:,【解】:,3.例题分析,6,第1步：由逻辑图写出逻辑表达式;,第3步:列写真值表，如表4.1.2所示;,第4步:确定逻辑功能。,分析如图所示组合逻辑的电路的逻辑功能。,【例2】:P129 4.1.2,【解】:,分析真值表可知：,第2步:并进行化简和变换;,4.1 组合逻辑电路的分析,该电路是对输入的二进制码求反码。最高位A为符号位，B、C为数值
4、。A=0时为正数，正数的反码与原码相同；A=1时为负数，负数的反码与原码相反；,7,4.2 组合逻辑电路的设计,2.组合逻辑电路的设计步骤：,根据实际逻辑问题，求出所要求逻辑功能的最简逻辑电路。,最简逻辑电路：所用器件数最少；器件种类最少；器件之间的连线也最少。,1.组合逻辑电路的设计思路,(1)逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；,(2)根据逻辑描述列出真值表；,(3)由真值表写出逻辑表达式;,(5)画出逻辑图。,采用SSI-与或式：乘积项少；乘积项所含变量数少；,(4)根据器件的类型,简化和变换逻辑表达式；,采用MSI-所用芯片数最少;,采用PLD
5、；,8,4.2 组合逻辑电路的设计,3.例题分析(1)P130 4.2.1,【解】：（1）明确实际问题的逻辑功能，列真值表；,设：特快、直快、慢车为输入变量为，用Io、I1、I2 表示；指示灯一、二、三号为输出变量，用Lo、L1、L2表示；采用正逻辑。,某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路。3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其他两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求而
6、慢车有请求时，三号灯亮。,初态：当Io、I1、I2、均为0，则Lo、L1、L2也均为0。,当输入 Io为1时，无论 I1、I2和为1还是为0（X）；输出Lo为1，L1和L2为0；,当Io为0，I1为1，无论I2为1还是为0(X)；输出L1为1，其余两个输出为0；,当I0和I1均为0，I2为1时，L0、L1两个出为0，L2输出为1。,1,X,X,1,0,0,0,1,X,0,1,0,0,0,1,0,0,1,0,0,0,0,0,0,9,4.2 组合逻辑电路的设计,10,3.例题分析(2)P132 4.2.2,4.2 组合逻辑电路的设计,试设计一个码转换电路。将4位格雷码转换为 二进制码。,（2）画出
7、各输出函数的卡诺图。,【解】：,(1)明确逻辑功能，列出真值表。,11,4.2 组合逻辑电路的设计,12,3.例题分析(3),4.2 组合逻辑电路的设计,设计一个监视交通信灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯组成，如图所示。正常工作情况下，任何时刻必有一盏灯点亮，而且只允许有一盏灯点亮。而当出现其他五种点亮状态时，电路发生故障，这时要求发出故障信号，以提醒维护人员前去修理。,【解】1首先进行逻辑抽象。取红、黄、绿三盏灯的状态为输入变量，分别用R、A、G表示，并规定灯亮时为1，不亮时为0。取故障信号为输出变量，以Z表示之，并规定正常工作状态下Z为0，发生故障时Z为1。,2.根据题
8、意可列出表所示的逻辑真值表.,Z,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,G,A,R,0,1,1,0,1,0,1,1,13,4.3 组合逻辑电路中的竞争冒险,竞争：实际的组合逻辑电路中，由于器件（如门电路平均延迟时间的差异）存在延时，当信号经过不同路径到达同一器件的输入端时将会产生时间差，具有时间差的变量称为具有竞争的变量。,冒险：竞争有可能使电路的输出偏离真值表所决定的状态（因为真值表的确定没有考虑时间差）而使电路输出产生错误，这种现象称为组合逻辑电路的冒险。,竞争与冒险:将对后续电路产生不利影响,甚至使系统产生误动作，这是绝对不允许的
9、。,有竞争现象不一定都会产生冒险。但信号的传输途径不同、或各信号延时时间的差异、信号变化的互补性等原因，都很容易产生冒险现象。,14,4.3 组合逻辑电路中的竞争冒险,不考虑门的延时:,考虑门的延时:,L,L,不考虑门的延时:,考虑门的延时:,15,4.3.1产生竞争冒险的原因,当电路输出端的逻辑函数表达式，在一定条件下可以简化成两个互补信号 相乘或者相加，即 当互补信号的状态发生 变化时，就可能出现冒险现象。,或者,因此：竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误现象.,分析下图所示的逻辑电路是否会产生的竞争冒险：,当A=B=1时,L为两个互补信号相加，因此该电路存在竞争冒险。,
10、16,4.3.2 消去竞争冒险的方法,1发现并消去互补相乘项,2输出端并联电容器,17,4.4 常用组合逻辑集成电路,一 编码器,二 译码器/数据分配器,三 数据选择器,四数值比较器,五算术运算电路,返回,18,4.4 常用组合逻辑集成电路,4.4.1 编码器,1.编码器的定义与工作原理,2.集成电路编码器,(1)普通编*码器,(2)优先编码器,4线-2线编码器（设计）,键盘输入8421BCD码编码器（分析）,(1)优先编码器CD4532,(2)例题分析,42 线优先编码器（设计）,19,1.编码器的定义与工作原理,编码：将含有特定意义的数字或符号信息用二进制代码表示的过程称为编码。,特点：,
11、2n个输入端，n个输出端；,将每一个编码输入信号变换为不同的二进制的代码输出。,例如8线-3线编码器：将8个输入的信号分别编成 8个3位二进制数码输出。,例如BCD编码器：将10个编码输入信号分别编成10个4位二进制数码输出。,逻辑功能：,编码器有若干个输入端，但在某一时刻只有一个输入信号被转换为相应的二进制码。,二进制编码器的结构框图,分类：普通编码器和优先编码器。,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,编码器：
12、实现编码功能的电路称为编码器。,4.4.1 编码器,20,（1）普通编码器（4线-2线编码器设计）,编码器的输入为高电平有效！,（a）逻辑框图,I0I3分别为1时,表示有编码请求！,编码器结构和工作特点：有2n个输入端，n个输出端；有若干个输入端，但在某一时刻只有一个输入信号被转换为二进制码。,（c）逻辑表达式,（d）逻辑电路图,4.4.1 编码器,21,(2)键盘输入8421BCD码编码器（分析）,代码输出,使能标志,编码输入,1,0,1,1,0,0,0,0,由此可见,使能标志GS端的作用是：表示该编码器是否有编码信号输入。,1,1,当S7=0时，其余为1时；ABCD=0111 GS=1,当
13、S1=0时，其余为1时；ABCD=0000 GS=1,当S0 S9均为1时，ABCD=0000 GS=0,0,1,0,1,4.4.1 编码器,0,1,22,功能表,该编码器为输入低电平有效,4.4.1 编码器,23,特点:对优先权级别高的输入先进行编码，从而保证了编码器工作的可靠性。,（3）优先编码器,优先编码器的提出：,实际应用中，经常有两个或更多输入编码信号同时有效。必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。,定义:识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,优先编码器线(42 线优先编码器)（设计）,写出逻辑表达式：,画出逻辑电路（略
14、）,输入编码信号高电平有效，输出为二进制代码;,输入为编码信号I3 I0 输出为Y1 Y0,列出功能表,列真值表：,4.4.1 编码器,24,优先编码器CD4532的示意框图、引脚图、电路图,2 集成电路编码器,4.4.1 编码器,25,优先编码器CD4532功能表,EI=0:电路不工作,Y2 Y1 Y0=000，GS=EO=0,EI=1:电路工作,但无有效高电平输入,Y2 Y1 Y0=000,GS=0,EO=1；,4.4.1 编码器,EI=1,电路工作时，并且输入I0 I7分别有高电平输入时，Y2 Y0为I0 I7的编码输出，GS=1，EO=0。优先级I7 I0,26,用2片CD4532构成
15、16线-4线优先编码器,其逻辑图如下图所示,试分析其工作原理。,例题分析：【P141 例4.4.2】,4.4.1 编码器,27,0,禁止,0 0 0,0,0,0 0 0,0 0 0 0 0,禁止,0,0,当EI2=0时：,4.4.1 编码器,电路不工作，无编码输出;L3 L2 L1 L0=0000，GS=0，EO1=0,28,。,1,允许,0 0 0,0,1,0 0 0,0 0 0 0,允许,0,1,若无有效电平输入,若无有效电平输入,当EI2=1，但无有效高电平输入时：,4.4.1 编码器,电路工作,L3 L2 L1 L0=0000,GS=0,EO1=1；,0,29,。,1,允许,0 0 0
16、,0,000 111,0 0 0,允许,1,0,无有效电平输入,1 1 1,1,为有效电平输入,1,4.4.1 编码器,当EI2=1,A15A8无有效高电平输入,A7A0为有效高电平输入时：,电路工作,L3 L2 L1 L0=（00000111）,GS=1,EO1=0；,0,0,30,。,1,允许,0 0 0 1 1 1,1,0,0 0 0,1 0 0 0,禁止,0,0,为有效电平输入,1 1 1 1,1,4.4.1 编码器,EI2=1，A0 A15分别为有效高电平输入时：,为有效电平输入,L3 L2 L1 L0为A0 A15的编码输出，GS=1，EO1=0。,31,4.4.2 译码器数据分配
17、器,1.译码器的定义及功能:,2.集成译码器,二进制译码器：74HC138二 十进制译码器：74HC42七段译码显示器：74HC4511,2线-4线译码器74HC139(设计),3.译码器应用,实现顺序脉冲产生 应用译码器实现逻辑函数 应用译码器构成数据分配器,32,1.译码器的定义及功能,将二进制代码所表示的信息原意翻译出来,并转换成对应的输出高、低电平信号的过程称为译码；实现译码功能的电路，称为译码器。,译码器的类型 唯一地址译码器：P144,译码器的输入端：,一组二进制代码。,译码器的输出端：,只有一个有效电平信号。,特点：,n个输入端，2n个输出端；,输入/输出端的位数：,4.4.2
18、译码器数据分配器,3位二进制（3线 8线）译码器的框图,输入信号,输出信号,代码转换器：,将一系列代码转换成与之一一对应的 有效信号。,将一种代码转换成另一种代码。,二进制译码 器、二十进制译码器、显示译码器,常见的唯一地址译码器：,(1)译码器定义：,33,(2)译码器功能：,在某一时刻，将一组输入代码，与输出端的一个有效电平相对应，其余输出端均为非有效电平。,（编码器有若干个输入端，但在某一时刻,只有一个有效输入信号被转换为一组二进制码）,对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端均为为非有效电平。,4.4.2 译码器数据分配器,34,真值表：,逻辑表达式：,电路：,设计
19、一个2线-4线译码器。,逻辑符号,(3)译码器设计例题：,4.4.2 译码器数据分配器,1,1,1,1,0,0,0,1,0,0,1,注意：对应每一组输入代码，只有一个输出端为有效电平，其余输出端 均为非有效电平.可见,译码器是通过输出端的有效逻辑电平来识别不同代码的。符号说明：P145,35,8个译码输出端,逻辑图,3个控制端,3个编码输入端,4.4.2 译码器/数据分配器,2.集成译码器,(1)74HC138(74LS138)集成译码器（3线8线译码器）,示意框图,其中：控制端E3为高电平有效；E2、E1为低电平有效；A2、A1、A0为编码输入端;8个输出端是低 电平有效。,36,74HC1
20、38集成译码器功能表,4.4.2 译码器/数据分配器,由此可见:一个3线8线译码器，能产生3变量函数的全部最小项,所以也把这种译码器叫做最小项译码器。,37,(2)74HC42 二十进制译码器【4线-10线译码器】,把BCD代码翻译成10个十进制数字信号的电路。,4.4.2 译码器/数据分配器,输入为8421BCD码,10个输出端，分别代表十进制数中的09十个数码。低电平有效。,【功能表见教材P148表4.4.8】,P 148,由74HC42构成译码电路及输入信号D、C、B、A的波形如图所示，试画出译码器输出Y0一Y9的波形。,【例P 149】:,根据74HC42功能表和输入波形,可以得到输出
21、端Y0-Y9波形,【解】:,38,从图中看出：如果输入信号DCBA按照0000到1001的顺序反复循环，在译码器的输出端Y0-Y9依次输出脉冲信号。将这组脉冲作为控制信号，可以控制数字电路或系统按照事先规定好的顺序进行一系列操作。因此，译码器可以用于构成顺序脉冲产生电路.,【例4-11:P 149 4.4.5】,4.4.2 译码器/数据分配器,39,(3)七段显示译码器,4.4.2 译码器/数据分配器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。,显示译码器的定义：,数字显示电路的组成：,半导体数码管：,用条形发光二极
22、管组成的字形来显示数字（LED数码管或LED七段显示器）,a,b,c,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,d,40,由74HC4511功能表,灯测试输入,灭灯输入,锁存使能,3个辅助控制端：,灭灯输入端：,输出都为低电平,灯熄灭。,3个辅助控制端：,功能：用于检测数码管各段是否能正常发光。,灯测试输入,测试状态；当=0时，无论D3D2D1D0为何种状态，输出都为高电平，正常时应显“8”当 1时，译码器正常译码。,41,【例题1】：已知下图所示电路的输入信号的波形试画出译码器输出的波形。,3.译码器的应用：,
23、4.4.2 译码器/数据分配器,（1）应用74138译码器实现顺序脉冲产生,42,(2)应用74138译码器产生逻辑函数,【解】：,将逻辑函数转换成最小项之和形式；,注：使能端接有效电平:,将最小项之和转化为其反函数的形式。,画逻辑电路图：,【例题2】:应用74138译码器实现3变量的逻辑函数:,译码器各输出端逻辑表达式：见P144式4.4.6,4.4.2 译码器/数据分配器,43,试用74HC138设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。,4.4.2 译码器/数据分配器,【例3】：,44,数据分配：将公共
24、数据线上的数据根据需要送到不同的通道上去。,4.4.2 译码器/数据分配器,(3)应用译码器实现数据分配器,地址输入,数据输入,1线4线分配框图,总结：把二进制译码器的使能端作为数据输入端，二进制代码作为地址码输入，则带使能端的二进制译码器就是数据分配器。,45,1.数据选择器的定义及功能,4选1数据选择器（设计）,3.数据选择器应用,4.4.3 数据选择器,2.集成电路数据选择器:,8选1数据选择器74HC151,数据选择器组成逻辑函数产生器,数据选择器的扩展,实现数据的并串行转换,46,4.4.1 数据选择器的定义及功能,定义：在通道选择(地址选择)信号的控制下，从多路输入数据中选择一路作
25、为输出。,输入数据,地址选择,主要功能：将并行输入数据转换成串行数据输出。,分类：4选1、8选1、16选1等等。,数据选择器示意图,4.4.3 数据选择器,（数据分配：将公共数据线上的数据，根据需要送到不同的通道上去）,47,4选1数据选择器设计,功能表,逻辑表达式：,地址选择,输入数据,地址变量：决定从路输入中选择哪路输出。,数据输出,4.4.3 数据选择器,48,4选1数据选择器逻辑电路,2 位地址码输入端,使能信号输入端低电平有效,1路数据输出端,数据输入端,4.4.3 数据选择器,49,2.集成电路数据选择器,(1)74HC151功能框图,8选1数据选择器74HC151,2个互补输出端
26、,8 路数据输入端,1个使能输入端,3 个地址输入端,4.4.3 数据选择器,50,2.74HC151的功能表,输出Y的表达式：,其中，mi为S2、S1、S0的最小项。,假如当S2S1S0=010时，代入表式：,其余各项均为0，即只有D2传送到输出端。,4.4.3 数据选择器,51,4.4.3 数据选择器,3.数据选择器的应用(74HC151),(1)数据选择器的扩展,字扩展（由8选116选1）,位扩展(由1位输出2位输出),特点：芯片(0)、芯片(1)同时工作,特点：芯片(0)、芯片(1)轮流工作,52,（2）逻辑函数产生器,根据数据选择器的主要特点：,具有标准与或表达式的形式。即：,提供了
27、地址变量的全部最小项。,【例题1分析】：,【P147 例4.3.1】试用八选一数据选择器74LS151产生逻辑函数。,【解】：把逻辑函数变换成最小项表式：,4.4.3 数据选择器,3.数据选择器的应用(74HC151),53,八选一数据选择器的输出逻辑函数表达式为:,D0=D1=D3=D6=1,；D2=D4=D5=D7=0，画出该逻辑函数的逻辑图。,比较（b）式和（a）式,并且使：,4.4.3 数据选择器,54,【例题2分析】：,试用74HC151设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。,比较Y与Z，当D0
28、=D3=D5=D6=D7=1 D1=D2=D4=0时，,Y=Z,4.4.3 数据选择器,55,(3)实现并行数据串行数据的转换,000,100,4.4.3 数据选择器,3.数据选择器的应用(74HC151),D0,.D7,56,1.数字比较器的定义及功能,4.4.4 数字比较器,比较结果：AB、AB、AB 三种可能性。,输入：两个一位二进制数A、B；,输出：,（1）1位数值比较器(设计),0 0 1,0 1 0,1 0 0,0 0 1,逻辑表达式：,数字比较器：对位数相同的二进制数A、B进行比较，以判断其大小的逻辑电路。,57,(2)2位数值比较器,4.4.4 数字比较器,输入:两个2位二进制
29、数:A=A1 A0、B=B1 B0,比较两个2 位二进制数的大小的电路,真值表,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),逻辑表达式：,58,3 集成数值比较器,4.4.4 数字比较器,(1)集成数值比较器74HC85的功能,74HC85的引脚图,74HC85是四位数值比较器，其工作原理和两位数值比较器相同。,74HC85的示意框图,59,表4.4.4 四位数字比较器功能表(P160),4.4.4 数字比较器,60,2.数字比较器的扩展,4.4.4 数字比较器,串联方式扩展：,串级输入端IAB、I
30、AB、IAB 是为了扩大比较器功能设置的；当不需要扩大比较位数时,IA B、IAB 接低电平,IAB 接高电平；若需要扩大比较器的位数时,只要将低位的FAB、FAB和FAB分别接高位相应的输入端IAB、IAB、IAB 即可。,用两片74HC85组成8位数值比较器。,高位片,输出,低位片,B3A3B0A0,B7A7B4A4,61,用4片74HC85组成16位数值比较器（串联扩展方式）,高位片,输出,低位片,B3A3B0A0,B7A7B4A4,B11A11B8A8,B15A15B12A12,电路的工作速度如何提高？,-并联扩展方式。,4.4.4 数字比较器,62,并联方式扩展:,用74HC85组成
31、16位数值比较器的并联扩展方式。,B3A3B0A0,B7A7B4A4,B11A11B8A8,B15A15B12A12,输出,4.4.4 数字比较器,63,1、半加器和全加器,在两个1位二进制数相加时，不考虑低位来的进位的相加-半加器。在两个二进制数相加时，考虑低位进位的相加-全加器。,（1）1位半加器（Half Adder）设计,半加器的真值表,1 0,0 0,1 0,0 1,由真值表写逻辑表达式：,逻辑电路图：,4.4.5 算术运算电路,64,4.4.5 算术运算电路,（2）全加器（Full Adder）设计,定义:能完成两个二进制数A和B及相邻低位的进位Ci相加的逻辑电路称为全加器。,全加
32、器真值表,由真值表写逻辑表达式：,（P162 4.4.10式）,逻辑电路图：,65,2.多位数加法器,4.4.5 算术运算电路,多位数相加时，要考虑进位,进位的方式有串行进位和超前进位两种。,(1)串行进位加法器,缺点：采用串行进位加法器运算速度不高。,思路：将低位的进位信号,送给邻近高位作为输入信号。,66,（2）超前进位加法器,4.4.5 算术运算电路,提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,（P162 4.4.10式）,67,7411C283结构示意图,4.4.5 算术运算电路,68,4.5 组合
33、可编程逻辑器件,概述：,数字电路的发展与可编程器件的出现,集成度：,VLSIC,LSIC,SSIC,MSIC,专用型：ASIC（Application Specific Integratel Circuit),逻辑功能：,通用型：54/74系列、74HC系列、74HCT系列等,可编程器件(PLD:Programmable Logic Device）,可由用户通过自己编程来配置各种逻辑功能的新型逻辑器件。,69,4.5.1 PLD的结构、表示方法及分类,PLD的基本结构如图4.5.1所示，其主体是由门构成的“与阵列”和“或阵列”。,与阵列的每个输入端有 缓冲输入电路，用于降低 对输入信号的要求，
34、使之具有足够的驱动能力，并产生原变量和反变量两个互补的信号。,1.PLD的结构,图4.5.1,PLD 的输出回路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。,由 PLD 结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。,70,2.PLD的表示方法,(1)连接方式：阵列中十字交叉处的连接情况有三种，如图4.5.2所示,(2)基本门电路的表示方式：如图4.5.3所示。,(3)编程连接技术：如图4.5.4所示。,4.5.1 PLD的结构、表示方法及分类,71,按照PLD中的与、或阵列是否可编程分为三种:PROM:与阵列
35、固定，或阵列可编程；PLA:与阵列、或阵列均可编程；PAL（GAL）:与阵列可编程，或阵列固定。,PROM,PLA,PAL和GAL,3.PLD的分类,4.5.1 PLD的结构、表示方法及分类,72,4.5.2 组合逻辑电路的PLD实现,任何组合逻辑关系都可以变换成与或表达式，因此通过PLD的与、或阵列可以实现任何一个逻辑函数。,1可编程逻辑阵列PLA,PLA器件的与、或阵列均可编程，所以将逻辑函数化简后再实现，可以有效地提高芯片的利用率。PLA的规格用输入变量数、与阵列的乘积项数、或阵列的输出端数三者的乘积表示。典型的集成PLA（82S100)有16个输入变量、48个乘积项、8个输出端（结构图
36、略）。,【例4.5.1】:,(1)由图4.5.9可知,该电路有7个与项,根据或阵列得到输出逻辑表达式：,【解】:,(2)列出真值表，如表4.5.1所示。,(3)电路实现全加器的功能。,由PLA构成的逻辑电路如图4.5.9所示，试写出该电路的逻辑表达式，并确定其功能。,73,试写出该电路的逻辑表达式。,4.5.2 组合逻辑电路的PLD实现,74,第4章 练习题(概念题)P1,选择题:1.在二进制译码器中，若输入有4位代码，则输出有 信号。2个；4个；8个；16个；2.用低电平为输出有效的译码器实现组合逻辑电路时，还需要 1。与非门；或非门；与门；或门；3.在下列电路中，只有 属于组合逻辑电路。触
37、发器；计数器；数据选择器；寄存器；4.在组合逻辑电路的常用设计方法中，可以用 来表示逻辑抽象的结果。真值表；状态表；状态图；特性方程；5.组合逻辑电路的竞争一冒险是由于 引起的。电路不是最简；电路有多个输出；电路中存在延迟；电路使用不同的门电路；,4,1,3,3,75,选择题:7.能实现从多个输入端中选出一路作为输出的电路称为。触发器；计数器；数据选择器；译码器；8.能完成两个1位二进制数相加并考虑到低位来的进位的器件称为。编码器；译码器；全加器；半加器；9.只考虑本位数而不考虑低位来的进位数的加法称为。全加；半加；全减；半减；10.用来判断电路全部输入中“1”的个数奇偶性的电路称为。触发器；
38、计数器；数据选择器；奇偶校验器；11用代码代表特定信号或者将代码赋予特定含义的过程称为。译码；编码；数据选择；奇偶校验；12.把代码的特定含义翻译出来的过程称为。译码；编码；数据选择；奇偶校验；,3,2,2,第4章 练习题(概念题)P2,3,4,1,76,第4章 练习题(概念题)P3,填空题:1.从结构看，组合逻辑电路由门电路构成，不含，也不含，信号从输入开始单向传输到输出。2.组合逻辑电路是指任何时刻电路的输出仅由当时的 决定。3.将含有特定意义的数字或符号信息,用二进制代码表示的过程称叫做。4.用二进制代码表示有关对象的过程叫；n位二进制编码器有 个输入端，有 个输出端。5.将十进制数的十
39、个数字编成二进制代码的过程叫。6.在几个信号同时输入时，只对优先级别最高的进行编码叫。,7.两个1位二进制数相加叫做,两个同位数和来自低位的进位数三者相加叫做。8.从若干输入数据中选择一路作为输出的电路叫。9.当输入信号改变状态时，输出端可能出现虚假过渡干扰脉冲的现象叫。10.将1999个“1”异或起来得到的结果为；而2000个1异或的结果是。11.5变量输入译码器，其译码输出信号最多应有 个。12.对于低电平是输出有效电平的译码器，每个输出都是；若以这种类型的译码器实现组合逻辑电路时，还需要增加。,记忆电路,反馈电路,输入,编码,二进制编码,2,n,二一十进制编码（或BCD编码）,优先编码,半加,全加,数据选择器,竞争一冒险,1,0,32,对应输入最小项的非,与非门,77,第4章 练习题(概念题)P4,计算题:,用一个3线8线译码器实现函数:,将函数表达式写成最小项之和的形式：,【解】：,78,第4章 习题,4.1.1 4.1.3 4.1.54.2.6 4.2.7 4.2.84.3.1 4.3.2 4.3.34.4.2 4.4.6 4.4.7 4.4.20 4.4.21 4.4.304.5.1 4.5.2 4.5.3,
