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1、VERILOG 分频原理VERILOG 分频原理 众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行
2、分频的方法： 第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法： 首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在
3、计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样
4、经过/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。 另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频，然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法 第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为1，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5
5、分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次. 以上是网上一位大神的杰作， 本人在此基础上实现了任意k倍分频，只要输入一个k就相应的产生一个占空比为50%的时钟，而频率为输入时钟的1/k.主要思想参照上面介绍的，内部两个计数器，一个在输入时钟上升沿计数，另一个在下降沿计数
6、，当计数到k1-1和k-1时分别翻转，这样可以产生两个时钟：上升沿产生的k分频时钟clk1，下降沿产生的k分频时钟clk2，当k为奇数时，将两个时钟clk1和clk2进行与运算，就可以得出占空比为50%的奇数倍分频时钟；而当k为偶数时，取clk1就刚好是分频好了的，占空比为50%的时钟。 下面是程序 module m1k(rst_n,clk,k,clkk); input rst_n; input clk; input 3:0 k; reg clk1; reg clk2; output clkk; reg 3:0 k1; reg 3:0 k2; always(negedge rst_n or p
7、osedge clk) begin if(rst_n) begin k1 = 4b0; clk1 = 1b0; end else begin if(k1=(k-1) clk1 1)-1b1) clk1 = clk1; if(k1=k-1) k1 = 4b0000; else k1 = k1+4b0001; end end always(negedge rst_n or negedge clk) begin if(rst_n) begin k2 = 4b0; clk2 = 1b0; end else begin if(k2 = k-1) k2 = 4b0000; else k2 = k2+4b0
8、001; if(k2=k-1) clk2 1)-1b1) clk2 = clk2; end end assign clkk = (k%2)?clk1&clk2:clk1; endmodule 下面两图是在quartusii7.2中进行仿真的效果，分别取k=3，和k=4时的仿真结果。 /module reg CLK_Out; reg reg 31:0 31:0 reg CLK_Count_H; CLK_Count_L; /31:0 分频分频计计数数器器高低电电CLK_Count; 平平计计数 数 input output input 31:0 任意整数倍的分频器 CLK_Division(CLK
9、_In,CLK_In_N,CLK_Out); CLK_In; CLK_In_N; CLK_Out; reg CLK_Count_Odd; /分频计数器奇数分频时低电平计数校正 reg CLK_Div_2; else else reg CLK_Div_1; always begin if(CLK_In_N=0)CLK_Out=0; if(CLK_In_N=1)CLK_Out=CLK_In; CLK_Out=CLK_Div_1|CLK_Div_2; CLK_Count_H=CLK_In_N/2; CLK_Count_Odd=CLK_In_N0; CLK_Count_L=CLK_Count_H+CLK_Count_Odd; /分频计数器奇数分频时低电平计 end end always (negedge CLK_In) begin if(CLK_Div_1=1)&(CLK_Count_Odd=1)CLK_Div_2=1; else CLK_Div_2=CLK_Count_H) begin CLK_Count=1; CLK_Div_1=CLK_Count_L) begin CLK_Count=1; CLK_Div_1=1; end CLK_Count=CLK_Count+1; 数校正 end endmodule
