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1、在FPGA中实现奇数分频 在FPGA中实现奇数分频 1,设计思想 对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到某一个值n时输出时钟进行翻转，然后再计数/2次，再次进行翻转得到一个占空比非50%奇数n分频时钟。同理，同时进行下降沿触发的模N计数，等计数到n时，输出时钟进行翻转，同样再计数/2次，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟进行相或运算，即得到占空比为50%的奇数N分频时钟。 2,Verilog代码 module odd_division(clk,rst_,clkA,clkB,clk_even,count1,co
2、unt2); input clk,rst_; output clkA,clkB; output clk_even; output reg3:0 count1,count2; reg clkA,clkB; wire clk_even; parameter N = 5;/the number you want to divid into assign clk_even = clkA | clkB; always (posedge clk or negedge rst_) if(! rst_) begin count1 = 1b0; clkA = 1b0; end else if(count1 (N
3、 - 1) begin count1 = count1 + 1b1; if(count1 (N - 1)/2) clkA =(N-1)/2) clkA= 1 ; end else begin clkA = 0; count1 = 1b0; end always (negedge clk or negedge rst_) if(! rst_) begin count2 = 1b0; clkB = 1b0; end else if(count2 (N - 1) begin count2 = count2 + 1b1; if (count1(N-1)/2) clkB = (N - 1)/2) clkB = 1; end else begin clkB = 0; count2 = 1b0; end endmodule 3,仿真结果 Edited by wushihai QQ群：109935913
