基于CPLD频率测量计的设计.doc

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1、毕业设计（论文）题目 基于CPLD的频率测量计 系 别 电气工程系 专 业 电气自动化 班 级 电自10-2班 姓 名 朱佩田 学 号 201002101257 指导教师（职称） 秦雯（副教授） 日 期 2013/03/05 毕业设计（论文）任务书电气工程 系 2013 届 电气自动化 专业毕业设计（论文）题目基于CPLD的频率测量计校内（外）指导教师职 称工作单位及部门联系方式秦雯副教授电气工程系18919080646一、 题目说明（目的和意义）： 数字频率计是工程上常用的一种仪表，用于对信号源输出的频率、周期等参量进行测量。本课题所设计的数字频率计可对方波、正弦波的参量进行测量，要求测量频

2、率范围较大，测试误差较高。通过对“基于CPLD的频率测量计”这一课题的设计，使学生进一步学习和掌握电子产品设计、微机控制技术等综合知识的应用，进行以可编程逻辑器件为控制核心的检测系统设计，培养理论联系实际的能力，培养解决实际问题的能力。二、设计（论文）要求（工作量、内容）：1.设计任务 以可编程逻辑器件为控制核心，设计一个数字显示的简易频率计。2. 技术指标 测量范围：0.5-5V 测量频率：1Hz-1MHz3. 设计内容（1）以可编程逻辑器件为核心；（2）设计系统主电路；（3）设计检测电路，测量信号类型为方波、正弦波。（4）脉冲宽度测量。（5）设计一个6位系统显示电路，能循环显示测量值。（6

3、）设计软件流程框图并编写主程序清单。4.设计成果（1）毕业设计报告字数1.5至2万字；（2）画1张1#的系统硬件电路图；（3）根据检测参数要求，设计检测电路并说明设计原理。（4）显示电路有限流电阻的定量分析。三、进度表日 期内 容20122013学年秋第十五周第十六周第十七周第十八周第十九周第二十周20122013学年春第一周 第二周查阅、消化资料。总体方案论证、方案设计。硬件电路设计。硬件电路分析、参数计算。撰写论文、准备答辩材料。撰写论文。答辩答辩完成日期20 年 月 日答辩日期20 年 月 日 月 日 四、主要参考文献、资料、设备和实习地点及翻译工作量： 1. 胡汉才.单片机原理及接口技

4、术. 北京：清华大学出版社，20042. 孙涵芳.MCS-51/96系列单片机原理及应用.北京：北京航空航天出版社，20053. 黄正瑾.电子设计竞赛赛题解析.东南大学出版社，20034. 竞赛组委会.第五届全国大学生电子设计竞赛获奖作品选编.北京：北京理工大学出版社教研室意见：教研室主任（签字）： 20 年 月 日 系审核意见：系主任（签字）：20 年 月 日注：本任务书要求一式两份，一份打印稿交教研室，一份打印稿交学生，电子稿交系办。摘要本文详细论述了硬件电路的组成和单片机的软件控制流程。其中硬件电路包括键控制模块、显示模块、输入信号整形模块以及单片机和CPLD主控模块。设计器件采用Atm

5、el公司的单片机AT89C51和Altera公司的FPGA芯片MAX7000系列EPM7128SLC84-15。键控制模块设置1个开始键和3个时间选择键，键值的读入采用一片74LS165来完成；显示模块用8只74LS164完成LED的串行显示；被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整形后输入CPLD；标准频率采用40MHZ有源晶振动实现；单片机软件用汇编语言编写，软件模块对应于硬件电路的每一个部分，还包括部分数据计算和转换模块。关键词：单片机；CPLD；频率计；测频；等精度AbstractThis frequency meter uses CPLD to realize

6、 the measuring count of frequency. Single chip computer completes the test control、data processing and display output of the system.This essay discusses the compose of hardware circuit and software control flow of single chip computer in detail. Hardware circuit includes key control module、display m

7、odule, plastic module of input signal、single chip computer control module and CPLD main control module.The frequency meter adopts single chip computer AT89C51 of Atmel company and EPM7128SLC84-15 of Altera company. Key control module has 1 function key and 3 time selection key. A chip 74LS165 comple

8、tes the key value input. Display module uses eight 74LS165s to realize the serial display of LED. First, the measuring signal amplitude is limited. Second, the single is amplified by two class direct coupling amplifier. Finally, the signal inputs CPLD after it is trimed by Smitter trigger. Standard

9、frequency is 40MHZ. Software program of single chip computer is writed by assembly language. Some of software program is corresponded to every hardware part, the others includ data count and transform.Key Words：SCM; CPLD; Frequency meter; Frequency measurement; Equal-precision 目录第一章 绪论21.1 频率计设计的目的2

10、1.2 基于CPLD的频率计系统设计意义21.3 数字频率计的发展3第二章 方案论证42.1 系统构成框图42.2 控制核心42.3 显示部分62.4 键盘部分62.5 测量方法论证6第三章 硬件电路设计83.1 基于CPLD数字频率计的系统框图83.1.1 频率计子系统的划分83.1.2 各个子系统的主要技术指标及其组成83.2 CPLD介绍93.2.1 MAX 7000S EPM7128SLC84-7型号的CPLD芯片简介93.2.2 MAX7000器件的结构特性113.3 测量电路的设计143.3.1 多周期同步等精度测量电路143.3.2 频率周期的测量153.3.3 脉冲宽度的测量1

11、53.4 键盘模块163.5 显示模块173.6 电源模块18第四章 软件电路设计204.1 程序框图204.1.1 主程序流程204.1.2 中断程序流程204.1.3 定时器中断服务流程214.2 程序224.2.1 分频器模块程序224.2.2 计数器模块程序244.2.3 锁存器模块程序254.2.4 译码器模块程序254.2.5 频率计测试模块程序26结论29致谢30参考文献31第一章 绪论1.1 频率计设计的目的数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。经过改

12、装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。随着数字电路的飞速发展，数字频率计的发展也很快。通常能对频率和时间两种以上的功能进行数字化测量的仪器，称为数字式频率计（通用计数器或数字式技术器）。随着科学技术与计算机应用的不断发展，测量控制系统层出不穷。在被测信号中，较多的是模拟和数字开关信号。此外还经常遇到以频率为参数的测量信号。例如流量，转速晶体压力传感以及参变量频率转换后的信号等等。对于这些以频率为参数的被测信号通常采用测频法，频率的测量在生产和科研部门中经常使用，也

13、是一些大型系统实时检测的重要组成部分。 1.2 基于CPLD的频率计系统设计意义在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。 目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现。然而单片机的时钟频率不高导致测速比较慢，并且在这种设计中，由于PCB板的集成度不高，导致PCB板面积大，信号走线长，因此难以提高

14、计数器的工作频率。此外，PCB板的集成度不高还会使得高频信号容易受到外界的干扰，从而大大降低了测量精度。CPLD最明显的特点是高集成度、高速度和高可靠性，时钟延时可小至纳秒级，结合其并行方式，在超高速应用领域和实行监控方面有着非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的抚慰不可靠和PC的跑飞等问题。CPLD的高可靠性还表现在几乎可将整个。复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，基于CPLD的数字频率计的设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。其独到之处体现在用软件取代了硬件。基于CPLD设计的

15、频率计，在传统意义设计上实现了一些突破。1、用单元电路或单片机技术设计的频率计电路复杂、稳定性差。采用CPLD就能够克服这一点，它可以把具有控制功能的各个模块程序下载在一块芯片上。这一块芯片就能代替原来的许许多多的单元电路或单片机的控制芯片和大量的外围电路。大大的简化了电路结构，提高了电路稳定性。2、以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。而基于CPLD设计的频率计可以通过修改VHDL语言程序来达到改变测量范围的目的。1.3 数字频率计的发展数字频率计实际上是一个脉冲计数器，即在单位时间内计脉冲个数就可以得到信号频率。本课题主要研究的是基于C

16、PLD技术的频率测量计的设计。本课题主要通过单片机的一个最小系统和CPLD器件相结合的研究。当按下复位键的时候给单片机一个信号，从而通过单片机给CPLD器件一个信号，此时CPLD器件纠结收到一个信号，并且接收一个频率，然后与固定频率相比较，从而得到的结果传给单片机，给单片机一个信号，然后通过单片机的最小系统处理，最后在传给数码显示管，通过数码显示管显示刚刚接收到的频率的大小。然后通过按下复位键，以相同的过程来显示所接收到的频率的大小。从传统的电子测量仪器来看，示波器用于频率测量得出的测量精度比较低，误差也比较大。频谱仪能准确的测量被测信号频率并显示它的频谱，但其测量速度比较慢，不能实时快速的跟

17、踪捕捉到被测信号频率的变化。与此相比，频率计能够快速的、准确的捕捉到被测信号频率的变化，因此频率计拥有广泛的应用范围。在生产制造企业中，频率计广泛的应用于生产线的生产测试中。它能快速捕捉到晶体振荡器输出频率的变化，所以通过频率计的测量，可以准确迅速的发现有故障的晶振产品，确保产品质量安全。在计量实验室中，频率计用于对各种电子测量设备的本地振荡器进行校准。在无线通讯测试领域中，频率计既可以用来对无线通讯基站的主时钟进行校准，也可以用来对无线电台的跳频信号和频率调制信号进行分析。得益于大规模、超大规模数字集成电路技术、数据通信技术以及单片机技术的结合，数字频率计发展进入了智能化和微型化的崭新阶段。

18、其功能得到了进一步的扩大，除了测量频率、频率比、周期、时间、相位、相位差等功能外，还具有自捡、自校、自诊断、数理统计、计算方均根值、数据存储和数据通信等功能。此外，还能测量电压、电流、阻抗、功率和波形等。第二章 方案论证2.1 系统构成框图 系统组成框图如图2.1所示，由一片CPLD完成各种测试功能,对基准信号和被测信号进行测量。控制核心单片机对整个测试系统进行控制，包括对键盘信号的读入与处理；对CPLD测量过程的控制、测量结果数据的处理；最后将测量结果送LED显示输出。图2.1 系统构成框图2.2 控制核心 方案1.基于单片机的方案 由单片机单独完成，利用单片机内部计数器及软件共同控制下，在

19、设定的时间内，利用单片机内部的两个计数器分别对外部测试信号和内部时钟周期信号进行同步计数，计数结果暂存于单片机内部。计数结束后，通过单片机进行计算得到测量结果。 方案2.基于可编程器件的方案 可编程器件有FPGA和CPLD两种。现分别叙述其特点。 1. FPGA FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog或 VHDL）

20、所完成的电路设计，可以经过简 单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 2 .CPLD20世纪70年代，最早的可编程逻辑器件-PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结

21、构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件-CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分。 尽管FPGA和CPLD都是可

22、编程ASIC器件，有很多共同特点，但由于CPLD和FPGA结构上的差异，具有各自的特点: CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。 在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程，而CPLD是在逻辑块下编程。 FPGA的集成度比CPLD高，具有更复

23、杂的布线结构和逻辑实现。 CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。 CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。 在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。cpld又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程，编程信息在系统断

24、电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。 CPLD保密性好，FPGA保密性差。 一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。 根据设计要求，测频范围为1HZ1MHZ，单片机由于受工作频率及内部计数器位数的限制，不能满足高速、高精度的测频要求，因此方案一不满足设计要求。而等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，因此，我选择用定时精确和具有高速性、使用方便的CPLD 来完成频率计。综上所述，本次设计的控制核心选用CPLD。2.3 显示部分 方案1. LCD

25、显示 LCD 液晶显示器是 Liquid Crystal Display 的简称。液晶显示模块具有体积小、功耗低、显示内容丰富、超薄轻巧等优点，在袖珍式仪表和低功耗应用系统中得到广泛的应用。 方案2LED显示 LED（Light Emitting Diode），发光二极管，简称LED,，是一种能够将电能转化为可见光的固态的半导体器件，它可以直接把电转化为光。它是一种通过控制半导体发光二极管的显示方式，用来显示文字、图形、图像、动画、行情、视频、录像信号等各种信息的显示屏幕。由于具有容易控制、低压直流驱动、组合后色彩表现丰富、使用寿命长等优点，广泛应用于城市各工程中、大屏幕显示系统。LED可以作

26、为显示屏，在计算机控制下，显示色彩变化万千的视频和图片。 LED在低光度下能量转换效率高即较LCD省电；LED反应时间短、稳定性好，使用寿命长；LED耐振动和耐冲击能力强；体积小，重量轻，适用性强；便于聚焦；单色性强；绿色环保综上述LED的优势，本次设计显示部分用LED最合适。2.4 键盘部分单片机系统中常见的键盘可分为两类：非编码键盘和编码键盘。非编码键盘有两种结构：独立式键盘和矩阵式键盘。独立按键：一个按键占用单独的一个I/O口；独立式键盘的特点是，一键一线，各键相互独立，每个按键各接一条I/O口线，通过检测I/O口输入线的电平状态，可以很容易的判断那个按键被按下。矩阵按键：在键盘中按键数

27、量较多时，为了减少I/O口的占用，通常将按键排列成矩阵形式。综上述，为了减少I/O口的占用和设计需要键数多，本次频率设计采用矩阵式键盘。 2.5 测量方法论证 方案1：直接测量法众所周知，依据基本原理所实现的频率、周期以及脉冲宽度的数字化测量是一种直接测量法，由于该方法比较简单，若能满足本次课程设计任务的要求则应作为首选方案。考察中应分析该方法的测量精度是否能够满足任务书的要求，是否便于扩充以满足发挥部分提出的各项附加要求由于目前还处于顶层分析阶段，所以对测量精度的分析只需做一个概略的估计，既仅考虑1量化误差的影响，而将系统频率基准或时间基准的误差暂时忽略不计，输入通道的误差也暂时忽略不计。由

28、于无论采用直接测频或者直接测周期的方法均不能满足测试误差0.1的要求，测量精度无法满足，所以不能简单地采用频率与周期的直接测量法，需要寻求别的测量方法。 方案2：直接与间接测量相结合的方法 该方法的出发点是避开1量化误差影响较大的频段，是依据在不利条件下寻找有利因素的思路而产生的，经分析得知，由于1量化误差对直接测频、测周期法所引入的相对测试误差的大小是随被测频率而变化的，且变化关系正好相反，因此可以找到一个中介频率fm，对低于fm的信号的频率不采用直接测频发，而改为测周期，并通过换算求频率，对高于fm的信号的频率仍然采用直接测频法；类似的，对高于fm的信号的频率不采用直接测周期法，而改为测频

29、率，并通过换算求周期，对低于fm的信号的频率仍然采用直接测周期法。从而可使在被测量信号的整个频率范围内均满足R的预定要求。从而使任务书提出的误差要求得到充分的满足。 方案3：多周期同步测量法 该方法的基本思路是使被测信号与闸门时间之间实现同步化，从而从根本上消除了在闸门时间内对被测信号进行计数时的1量化误差，使测量精度大大提高。这种方法是依据积极主动去改造不利条件的思路而产生的。经过上述对频率和周期测量方法的分析，得知直接测量法不可能满足该任务所要求的测量精度，只有在直接与间接相结合的测量法与多周期同步测量法之间进行选择了，这两种方法在硬件的规模方面相差不大，测量结果均需经软件处理后才能得到，

30、当采用直接与间接相结合的测量方法时，还需对被测信号的频率与中介频率的关系进行判断，以便决定采用测频法还是测周期法。而多周期同步测量法不需要这一步，并能实现高的等精度频率与周期的测量。因此我们决定选用多周期同步测量法来实现该频率计。第三章 硬件电路设计3.1 基于CPLD数字频率计的系统框图3.1.1 频率计子系统的划分频率计的系统框图由图3.1所示，该框图可以划分为三个子系统，输入通道（最左边），该子系统主要是由模拟电路组成；多周期同步等精度频率、周期、时间等的测量控制及功能切换逻辑(中间部分），该子系统基本上由数字硬件电路组成；CPLD及其外围部件（最右边）。这样划分有利于设计工作的安排与分

31、工，因为这三部分对应于三种不同类型的电子设计方法，并需要有不同的设计工具来支持。3.1.2 各个子系统的主要技术指标及其组成 输入通道因为输入通道是由前置放大器和整形器等组成的，所以就要对前置放大器的增益和带宽指标进行估计。在基本要求部分给定的信号最小值为0.5V，而在发挥部分又提出了要能测量小信号的要求，可将最小信号的值定为0.02V。若整形器采用TTL器件，其正常工作的最小输入电压为2V，由此可以估计出前置放大器的增益为2/0.02=100.该放大器的带宽应为0-100MHz,通道的输出是由TTL整形器提供的，输出电平自然能够满足后面等精度测量控制及功能切换逻辑的要求。为了适应测量脉冲宽度

32、以及时间间隔的需要，输入通道中还要有脉冲边沿选择、出发电平调节电路，此外如果还要实现发挥部分提出的测量小信号的要求，通道中还需要设置灵敏度切换电路。如图3.2所示。 多周期同步等精度测量控制及功能切换逻辑由于该系统全是数字电路，采用CPLD器件来实现这部分比较方便。对这部分所关心的指标是工作速度。一般情况下应选工作电压为+5V的输入/输出与TTL兼容的CPLD器件，以便于和输入通道以及CPLD相接口。 CPLD子系统对这部分指标的主要考虑如下：该CPLD由+5V电源供电，I/O口与TTL电平兼容；要有丰富的四则算术运算和逻辑运算指令，指令运行速度要快；片内除RAM外还要有EPROM；至少有两个

33、16位定时器/计数器；有外部中断输入引脚；具有串行通信口；价格要低廉。 3.2 CPLD介绍3.2.1 MAX 7000S EPM7128SLC84-7型号的CPLD芯片简介 本次设计主要基于Altera公司的MAX7000系列结构的CPLD。Altera的MAX7000系列CPLD提供高性能的逻辑解决方案，同时MAX7000系列的同一密度产品还提供多种封装形式，对于各种应用具有相当灵活的适应性。 MAX7000系列是以第二代MAX结构为基础的基于EEPROM的可编程逻辑器件。MAX7000系列CPLD包含5.0V MAX7000器件和5.0V基于ISP的MAX7000S器件。从结构上看，MA

34、X7000S器件包括下面几个部分: I/O控制模块、可编程互连阵列、扩展乘积项（可共享，并行的）、宏单元、逻辑阵列模块等五个部分。而MAX7000的特点主要有以下七个方面: 、基于第二代MAX工艺的高性能，电可擦除只读存储器（EEPROM）型可编程逻辑器件；、MAX7000系列器件支持电气和电子工程协会（IEEE）1149标准的JTAG接口实现5.0-V系统内可编程。（在系统可编程电路与IEEE 1532标准兼容）；、包括5.0-V的MAX7000系列器件和基于在系统可编程5.0-V的MAX7000S系列器件；、MAX7000S系列器件有128或更多宏单元作为内置JTAG边界扫描测试电路；、逻

35、辑密度为600到5000个可用逻辑门组成的完整的EPLD族；、计数频率达到175.4MHz时（包括互联时），管脚之间的逻辑时延为5ns；、支持周边元件扩展接口（PCI）兼容器件。 MAX7000S器件使用44208引脚的PLCC、PGA、PQFP、RQFP和l.0mm的TQFP封装，本次设计中我们采用了Altera公司生产的EPM7128SLC84-7型号的芯片，具体管脚如图3.3所示。表3-1为MAX7000器件的资源。表3-2为MAX7000器件的最大用户I/O引脚。 功能：在本设计电路中16位计数器是设计的最底层，而计数器组、译码器、控制器、分频器位设计的第二层，脉冲计数器组装程序为设计

36、的最高层，复杂可编程逻辑器件（CPLD）几乎可适用于所有的门阵列和各种规模的数字集成电路，它以其编程方便、集成度高、速度快、价格低等特点越来越受到设计者的欢迎，本设计中选用的CPLD为ALTERA公司的EPM7128SLC84-7属于MAX7000系列，是工业界速度最快的高集成度可编程逻辑器件，本设计中CPLD开发软件用MAX-PLES,该软件是一个完全集成化、易学易用的可编程逻辑设计环境。并且广泛支持各种硬件描述语言。它还具有与结构无关性、多平台运行、丰富的设计库和模块化的工具等许多功能特点。具有包括译码器、锁存器和可置数计数器。每组脉冲发生器中有三个8位锁存器、一个16位可置数计数器 和一

37、个8位可置数计数器。 CPLD主要是由可编程逻辑宏单元（MC.Macro Cell）围绕中心的的可编程互连矩阵单元组成。其中MC结构较复杂，并且复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。 图3.3 EPM7128SLC84-7管脚图表3-1 为MAX7000S器件的资源。表3-1 MAX7000S器件的资源表3-2为MAX7000器件的最大用户I/O引脚。表3-2MAX7000器件的最大用户I/O引脚3.2.2 MAX7000

38、器件的结构特性1. I/O控制模块图3.4所示为I/O控制块的结构图。I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它能由全局输出使能信号控制，或者把使能端直接连到地（GND）或电源（Vcc）上。当三态缓冲器的控制端接地时，输出为高阻态，此时I/O引脚可作为专用输入引脚使用。当三态缓冲器的控制端接高电平时，输出被使能（即有效）。MAX7000S器件有6个全局输出使能信号，由2个输出使能信号、1组I/O引脚和1组I/O宏单元信号进行同相或反相驱动。图3.4 I/O控制块的结构图2. 可编程互连阵列 可编程互连阵列（PIA）是将各逻辑阵列块（

39、LAB）相互连接构成所需逻辑的布线通道。可编程互连阵列（PIA）能够把器件中任何信号源连到其目的地。所有MAX7000S的专用输入、I/O引脚和宏单元输出均馈送到可编程互连阵列(PIA)，这就使得可编程互连阵列(PIA)上包含了贯穿整个器件的所有信号，可编程互连阵列(PIA)可把这些信号送到器件内的各个地方。图3.5表示的是可编程互连阵列(PIA)信号是如何输入到逻辑阵列块（LAB）的。一个EEPROM单元控制着2个输入“与”门的一个输入端信号，用来选择一个可编程互连阵列（PIA）信号，使其进入相应的逻辑阵列块（LAB）。MAX7000S的可编程互连阵列（PIA）有固定的延时，它消除了信号之间

40、的时间偏移，使得延时性能容易预测。图3.5为PIA布线到LAB。 图3.5 PIA布线到LAB3. 扩展乘积项尽管每个宏单元中的5个乘积项能实现大部分的逻辑功能，但某些逻辑函数比较复杂，要实现它们的话，需要附加乘积项，所需的逻辑资源由其他宏单元提供。MAX7000S结构还允许共享和并行扩展乘积项（扩展），直接为同一个逻辑阵列块（LAB）中的任意宏单元提供额外的乘积项。这些扩展可以确保汇编语言以最少的逻辑资源来实现最快速的逻辑合成。 共享扩展项每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反相后反馈到逻辑阵列，便于集中使用。每个共享扩展乘积项可被LAB内

41、任何（或全部）宏单元使用和共享，以实现复杂的逻辑函数。采用共享扩展项后会增加一个短的延时。共享扩展项的结构如图3.6所示。图3.6 共享扩展项的结构 并联扩展项并联扩展项是一些宏单元中没有使用的乘积项，并且这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由逻辑阵列块（LAB）中相邻宏单元提供。并联扩展项结构如图3.7所示。 图3.7 并联扩展项结构 4. 宏单元MAX7000S的宏单元可分别设置成时序逻辑或组合逻辑功能。每个宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和

42、可编程触发器。宏单元的结构框图如图3.8所示。图3.8宏单元的结构框图逻辑阵列实现组合逻辑功能，它为每个宏单元提供5个乘积项。乘积项选择矩阵分配这些乘积项作为到“或”门和“异或”门的基本逻辑输入来实现组合逻辑函数。每个宏单元的一个乘积项可以反相后回送到逻辑阵列。这个“可共享”的乘积项能够连到同一个逻辑阵列块（LAB）中任何其他乘积项上。每个宏单元的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或RS触发器工作方式。如果需要的话，也可将触发器旁路，以实现纯组合逻辑的输出。 5. 逻辑阵列模块图3.9MAX7000系列芯片内部结构图MAX7000S结构主要是由逻辑阵列块（LAB）以及它们之

43、间的连线构成的，如图3.9所示。每个LAB包含16个宏单元，多个LAB通过可编程连线阵列PIA和全局总线连接在一起。所有的专用输入端、I/O脚和宏单元共享一个全局总线。3.3 测量电路的设计3.3.1 多周期同步等精度测量电路从等精度原理得知，频率、周期的测量只要一个输入通道就能完成，而脉冲宽度的测量需要两个通道才能完成，因此本电路需要两个二选一多路选择器，以实现单/双通道测量模式的切换，也能实现所要求测量项目之间的切换。由于,MAX7000S型CPLD的强大功能，计数器和定时器都可由其提供，如图3.10所示。3.3.2 频率周期的测量 如图3.11所示，fX为输入信号频率，fc量为时钟脉冲的

44、频率。测量信号fX输入经过LM361高速比较器整形之后，变成了严格的方波信号，然后送入计数器进行计数。图中，LM361接地接成了迟滞比较器的形式，从而避免了过零点信号的毛刺造成整形信号的误翻转。图中的同步电路（D触发器）的作用在于使计数闸门信号与被测信号同步，实现同步开门，并且开门时间T准确地等于被测信号周期的整数倍，从而消除了1量化误差。 当预置门控信号为高电平时，经整形后的被测信号的上升沿通过D 触发器（同步电路1）后，输出Q 端启动两计数器同时进行计数，当预置门控信号为低电平时，经整形后的被测信号的一个上升沿使两计数器同时停止计数。即当信号通过整形进入D触发器时，用定时器将预置闸门的周期

45、时间定为10s，fX的上升沿信号触发D触发器，输出信号为1，闸门打开，同时计数器开始计数。当定时时间到时，预置闸门信号给0，在下一个fX的上升沿时闸门关闭，同时计数器停止计数。即叙述为预置闸门I/O1为给定的，当被测信号fx为上升沿时，D1触发器输出为高电平1，Q1输出的信号分两路，一路通过二选一数据选择器，送入INT0，触发定时器开始定时；一路通过二选一数据选择器打开闸门A、B，闸门A打开，被测信号开始计数，闸门B打开，基准信号fc开始计数。定时器定时时间到，预置信号输出变为低电平0，在被测信号fx的下一个上升沿时，D1触发器输出为高电平0，Q1输出的信号通过二选一数据选择器关闭闸门A、B，

46、此时被测信号记的为整脉冲数NA，fc计的脉冲数是NB。在测量过程中2选1的数据选择器为0时输入到B口，来进行频率周期的测量。这样A、B两个计数器就在同一闸门时间T内分别对fX和fc来进行计数，计数器A的计数值为NafXT，计数器B的计数值为NBfcT，则被测量频率fX和周期TX计分别为：fx=(NA/NB)fcTx=(NB/NA)Tc图3.11 频率周期测量波形图3.3.3 脉冲宽度的测量如3.12所示，在进行脉冲宽度测量时，要对两路脉冲信号时间间隔进行等精度测量，可加一个D触发器（同步电路2）。该同步电路的触发时钟由输入通道A的输出经两级反向器延时后得到，该同步电路的输出UQ2首由计数器A直接计数，同时还作为闸门