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1、摘要1英文摘要2第一章绪论31.1 引言31.2 DDS技术的发展经历和特点41.3 基于DDS的波形发生器6第二章DDS的基本原理及方案论证82.1直接数字频率合成的基本原理82.2 DDS的原理框图92.3目分析及方案论证92.4本文所研究的内容和所做的工作11第三章DDS的波形发生器的设计123.1 总体介绍123.2 硬件部分的设计123.2.1可编程逻辑器件简介123.2.2 复杂可编程逻辑器件的种类及其特点133.2.3 CPLD 器件的结构和研发流程143.2.4 硬件设计原理图153.3 软件部分的设计163.3.1 MAX-PLUSII及其特点163.3.2 MAX-PLUS
2、II软件流程173.3.3 各部分的具体编程和仿真18第四章系统装配和调试264.1系统装配264.2系统调试26第五章总结与展望29参考文献32摘 要 本文主要研究了基于直接数字合成器（Direct Digital Synthesizer）技术的波形发生器（Arbitrary Waveform Generator）的整体方案和核心部分的硬软件设计。同时，对整个系统的性能进行了理论分析。 文中讨论了DDS的基本概念和理论，在理论研究的基础上，设计了整个系统的完成方案，用复杂可变成逻辑器件（CPLD）完成了DDS主要部分的设计，其中涉及到软件设计的部分都进行了仿真和说明，从完成电路的性能和综合指
3、标看，基本达到了课题的要求。关键词：直接数字合成 波形发生器 输出信号频率：1hz-20MHZ的信号（正弦波、方波、三角波），频率可调、可预置。 Abstract This text mainly studied according to the hard software design of the whole project and the core part that the direct numeral synthesizes a form of machine( the Direct Digital Synthesizer) occurrence machine( the Arbit
4、rary Waveform Generator).At the same time, carried on the theories analysis to the whole function of system. It discussed the DDS basic concept and theorieseses in the text, on the foundation that the theories study, designed the whole system to complete the project, use complications variable becom
5、e the logic machine piece( CPLD) completed the main part of DDS of design, among them involved the parts that the software design to all carry on to imitate true and elucidation, from complete the function and comprehensive index signs of the electric circuit to see, basic come to a the request of t
6、he topic.Keywords：Direct Digital Synthesizer、 Waveform Generator 直接数字合成器DDS设计第一章 绪论1.1 引言直接数字合成器（Direct Digital Synthesizer 简称DDS）技术是一种新的全数字的频率合成原理，它从相位出发直接合成所需波形。这种技术由美国学者J.Tiermcy,C.M.Rader和B.Gold于1971年首次提出，但限于当时的技术和工艺水平，DDS技术仅仅在理论上进行一些讨论，而没有应用到实际中去。近20年来，随着VLSI（Very Large Scale Integration 超大规模集成
7、）FPGA（Field Programmable Gates Array 现场可编程门阵列），CPLD（Complex Programmable Logic Device,复杂可编程器件）等技术的出现以及对DDS技术理论上的进一步探讨，使得DDS技术得到了飞速的发展。它已经广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等许多领域，如：将其与简单电路相结合就可以精确模拟仿真各种信号；DDS可以做一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因为DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的；DDS能有
8、效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。在一个PLL中保持适当的分频比例关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输入频率高，寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDS+PLL混合式频率和成技术。近几年来，DDS作为跳频通信的核心技术之一成为跳频通信技术研究的热点问题。由上可见，DDS有着广泛的应用领域和极高的研究价值。 任意波形发生器（Arbitrary Waveform Generator,AWG）是一种特殊的信号源，除了能产生常规测试所需要的正弦波，三角波，方波等周期性波形外，还能根据用户需要自己定义任意波形。它用数字的方
9、法产生波形，继承了数字波形技术的许多优点，如连续的相位变化，高的频率分辨率和频率稳定性等；它可以方便的控制频率、幅值、相移及波形。 传统的AWG采用可变时钟和计数器寻址波形存储器，其取样时钟频率较高，但对硬件的要求也比较高，需要高性能的锁相环和多个低通滤波器。它的缺点是：频率分辨率较低，频率切换速度较慢。随着DDS技术的发展，他的频率分辨率高，应变能力强的特点很快被应用到任意波形发生器中。越来越多的公司致力于研制基于DDS的任意波形发生器，如美国惠普公司研制的33120A，33250A，英国泰克公司研制的AFG310，AFG320等都具有易于操作，很容易提高频率分辨率和改变频率范围等特点。国内
10、在这方面于国外还有较大的差距，真正成型的产品几乎没有，所以研制具有自己知识产权的高性能的任意波形发生器有着十分重要的意义。 DDS的应用DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声，这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。 1：实时模拟仿真的高精密信号在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据，然后通过手控或用计
11、算机编程对这些数据进行控制，就可以任意改变输出信号的波形。利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点，将其与简单电路相结合就构成精确模拟仿真各种信号的最佳方式和手段。这是其它频率合成方法不能与之相比的。例如它可以模拟各种各样的神经脉冲之类的波形，重现由数字存储示波器（DSO）捕获的波形。2：实现各种复杂方式的信号调制DDS也是一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的。现代通信技术中调制方式越来越多，BPSK、QPSK、MSK都需要对载波进行精确的
12、相位控制。而DDS的合成信号的相位精度由相位累加器的位数决定。一个32位的相位累加器可产生43亿个离散的相位电平，而相位精度可控制范围也较大，因此，在转换频率时，只要通过预置相位累加器的初始值，即可精确地控制合成信号的相位，很容易实现各种数字调制方式。3：实现频率精调，作为理想的频率源DDS能有效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。在一个PLL中保持适当的分频比关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDSPLL混合式频率合成技术。在频率粗调时用PLL来覆盖所需工作频段，选择适
13、当的分频比可获得较高的相位噪声，而DDS被用来覆盖那些粗调增量，在其内实现频率精调。这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。这也是目前开发应用DDS技术最广泛的一种方法。采用这种方案组成的频率合成器已在很高的频率上得以实现。当然，DDS的应用不仅限于这些，它还可用于核磁谐振频谱学及其成像、检测仪表等。随着DDS集成电路器件速度的飞速发展，它已成为一种可用于满足系统频率要求的重要而灵活的设计手段。1.2 DDS技术的发展经历和特点综观整个DDS技术的发展历程，我们把它大体上分为三个阶段：一：20世纪70年代，这个时期美国人J.Tiermcy提出了DDS的
14、概念和主要原理，引起了国际学术界的广泛重视，许多人开始接触全心的DDS技术。但由于当时的工艺和技术原因，DDS技术远远不能达到实用，这个时期的发展十分缓慢。二：20世纪8090年代，学术界掀起了对DDS谱质进行研究的热潮。许多学者开始从理论上研究DDS输入杂散较大这一阻碍起发展的瓶颈问题。Nicholas建立了杂散信号模型，对DDS相位截断引起的杂散进行了深入的探讨，并以数论为基础得到了一些有益的结论。随后，Garvey和Babitch从波形分析角度，Kroupa从傅氏角度都进行了类似的讨论。在深入研究，认识了DDS杂散成因及其分布规律后，对DDS杂散抑制的成果便不断出现。其中包括对DDS相位
15、累加器的改进，ROM数据压缩，抖动注如技术的使用，利用扰码来抑制杂散以及对DDS工艺结构和系统结构的改进等等。这一阶段，DDS的理论基础更加完善，一些DDS技术的关键问题被解决。三：20世纪90年代至今，由于理论上的完善，工艺的提高，以及实现方式的简便化，促成了AD，Qualcomm和Stanford等公司一系列性能优良的DDS器件不断出现，一些芯片的工作频率达到1GHz，频率分辨率可达mHz,排除DAC限制，杂散指标可达-70db以下。利用这些专用芯片，惠普，泰克等公司开始研制基于DDS的各种信号源。近年来，DDS技术已经不再局限于频率和成领域，通信、雷达、电子对抗等领域也开始利用DDS技术
16、。可以说，DDS技术到了一个空前繁荣的历史时期。 DDS技术之所以如此倍受瞩目，因为它有许多优点。同传统的频率和成技术相比，它有以下几个突出的优点： 快的频率切换速度 DDS是一个开环系统，无任何反馈环节，频率转换时间主要有LPF附加时延来决定。如fc=100MHz，转换时间即为100ns，若时钟频率升高，转换时间将缩短，但不可能少于数字门电路的延迟时间。目前，DDS的调谐时间一般在ns级，比使用其他的频率和成方法都要短数个数量级。 极高的频率分辨率 由f =fmin=fc/2N 可知，只要增加相位累加器的位数N即可获得任意小的频率调谐步进。大多数DDS的分辨率在Hz、mHz 甚至uHz的数量
17、级。 较低的相位噪声和低漂移 DDS系统中和成信号的频率稳定度直接有参考源的频率稳定度来决定，和成信号的相位噪声与参考源的相位噪声相同。而大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其相位噪声和漂移特性是极为优异的。 连续的相位变化 同样因DDS是一个开环系统，故当一个转换频率的指令加在DDS的数据输入端时，它会迅速和成所要求的频率信号，在输入信号上没有叠加任何电流脉冲，输入变化是一个平稳的过度过程，而且相位是连续变化的，这个特点是DDS独有的。 在极宽的频率范围内输入幅度平坦的信号 DDS的最低输入频率是所有的时钟频率的最小分辨率或相位累加器的分辨率，奈奎斯特采样定理保证了在
18、直到该时钟频率一半的所有频率下，DAC都可以再现信号，即DDS频率的上限fmax由和成器的最大时钟频率fc决定（fomax=fc/2）。 易于集成，易于调整 DDS中除DAC和滤波器外，几乎所有的部件都属于数字信号处理器件无须任何调整。结合现在的CPLD技术，用户可以根据需要自行设计各种基于DDS的产品，从而降低成本，简化了生产设备。 DDS比模拟PLL优越的特点：输出分辨率小：只要相位累加器的位宽足够大，参考时钟频率足够小，则分辨率可以很小：分辨率0.000001Hz0.03Hz；。相反，模拟锁相环的合成器的分辨率为1KHz，它缺乏数字信号处理的固有特性。输出频率变换时间小：一个模拟锁相环的
19、频率变换时间主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于1ms。整片DDS合成器的频率变换时间主要是DDS的数字处理延迟，通常为几十个ns。调频范围大：一个负反馈环的带宽输出参考频率决定了模拟锁相环的稳定的调频范围；整片的DDS合成器是不受稳定性的影响的，在整个Nyquist频率范围内是可调的。相位噪声：DDS优于PLL的最大优势就是它的相位噪声。由于数字正弦信号的相位与时间成线形关系，整片的DDS输出的相位噪声比它的参考时钟源的相位噪声小。而模拟锁相环的相位噪声是它的参考时钟的相位噪声的加倍。体积小、集成度高：整片的DDS封装成小面积芯片，因而比PLL的占板面积小得多。 但同时，
20、DDS技术也有一些不可避免的缺点：输出频带范围有限 由于DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TYL、ECL工艺制作的DDS芯片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。 输出杂散大 由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差(由存储器有限字长引起)造成的杂散和DAC非理想特性造成的杂散。1.3 基于DDS的波形发生器 随着DDS技术的飞速发展，模拟的基于PLL（锁相环）技术的函数发生器的缺点越来越
21、显著。这个校正频率比较困难，易失去相位连续性，产生任意波形比较困难的仪器已经不能满足用户的需要。惠普，泰克等国外仪器行业的先锋开始研制基于DDS的任意波形发生器。它们研制的HP33120，AFG310等都是这个领域的佼佼者。尽管输入参数，输出信号的指标各有不同，但它们的基本结构大体上相同，基本框图如图1.1所示。用于输入控制参数和选择输出指标的键盘，显示系统整个系统的控制部分，用于转换频率控制字，和产生各种控制信号带有专用DAC器件的DDS芯片幅度调节芯片，滤波和一些外围电路各种波形数据的存储输出图1.1基于DDS的任意波形发生器基本框图 面板部分：用于选择参数和显示系统指标。控制部分：用于把
22、频率换算成二进制的频率控制字，还产生各种控制信号，这部分可以用单片机控制也可以用DSP技术。DDS芯片：用于产生地址信号，并控制寻址。这部分是基于DDS的任意波形发生器的关键环节。ROM存储：用于存储各种波形的二进制数据，幅度调节芯片及外围电路：对输入的波形进行幅度调节，滤波后输出。 这些仪器都可以产生10余种的标准波形（正弦波，方波频率可以达到15M以上），有极高的频率稳定度，可以构件复杂的自定义波形。而且预留有编程接口，利用标准HP-IBH和RS-232接口通过可编程仪器的标准命令（SCPI）得到全部编程能力，可以随意下载任意波形的数据。但是，这些仪器通常比较贵，而且不能满足特殊的要求（如
23、要求更多位的频率控制字等）。随着CPLD技术的发展，DDS芯片的功能完全可以用可编程逻辑器件设计完成。这样既减少了成本，有可以根据自己的需要设计整套系统。本文的直接数字和成器DDS设计，能产生连续正弦波行（通过修改ROM的波形数据可实现产生任意波形），能对波形的幅度，频率的调节。 第二章 DDS的基本原理及方案论证2.1直接数字频率合成的基本原理DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术。本论文中DDS的数字合成正弦波的基本工作原理就是将一个正弦波信号分为64个点，按一定的速率依次周期性输出每一点的正弦波幅值对应的数据，将该数据通过高速D/A转换后以得到
24、一个周期的正弦波信号，通过对时钟进行分频，就是可以改变正弦波数据输出的速率，从而改变正弦波恒流源的频率，通过微处理器对时钟分频的控制就可以实现不同频率的正弦波输出。对于正弦信号发生器，它的输出可以用下式来描述： Sout=Asint=Asin(2fout t） （1-1）其中Sout是指该信号发生器的输出信号波形，Fout指输出信号对应的频率。上式的表述对于时间T是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的相位： =2fout （1-2）在一个clk周期Tclk，相位的变化量为： =2foutTclk=2fout/fclk （1-3）其中fc
25、lk是clk的频率对于2可以理解成“满”相位，为了对进行数字量化，把2切割成2的N次方份，由此每个clk周期的相位增量用量化值B来表述：B(/2)* ，且B为整数。与式（1-3）联立，可得：B/=fout/ fclk, B=* fout/ fclk显然，信号发生器的输出可描述为：Sout=Asin（k-1+）=Asin2/*（Bk-1+B)=Afsin(Bk-1+B)其中k-1指前一个clk周期的相位值，同样得出Bk-1k-1/2* 由上面的推导，可以看出，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值B决定了信号的输出频率fout，并呈现简单
26、的线行关系。直接数字和成器DDS就是根据上述原理而设计的数字控制频率和成器。 下面给出一些关于基本DDS结构的常用参量计算。（1） DDS的输出频率fout。 f out= B/* fclk （1-4）B是频率输出字，fclk是系统基准时钟的频率值，N是相位累加器的数据位宽，也是频率输入字的数据位宽。（2） DDS的频率分辨率f。或称频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。由式（1-4）得： f out= fclk/ ( 3 ) DDS的频率输入字B计算。 B=* f out/ fclk，注意B要取整，有时回有误差。 2.2DDS的原理框图DDS的基本原理是利
27、用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图2.1来表示。相位累加器波形存储器D/A转换器低通滤波器KfsKo2.1DDS的原理框图相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次
28、，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。相位累加器是整个DDS的核心，在这里完成上文原理推导的相位累加功能。相位累加器的输入是相位增量B，又由于B与输出频率fout是简单的线行关系：B=* fout/ fclk相位累加器的输入又可称为频率字输入，事实上当系统基准时钟fclk是时，B就等于fout。用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号
29、。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。2.3题目分析及方案论证设计要求：运用直接数字合成技术设计一个波形发生器。针对要求提出以下3种方法，并对每种方法进行分析和论证。 方案1：采用直接频率合成技术 直接频率合成技术就是用倍频、分频、混频电路对一个或几个基准频率进行加、减、乘和除的运算。从而产生所要求的频率信号。直接频率合成器的频率范围宽，可达到很小的频率间隔，频率转换时间很短，达us级，可以产生正
30、弦波、方波等波形，杂散多，近端噪声低，但结构复杂、体积大、生产复杂、成本高。由于上述缺点所以没采用方案1其组成框图如图2.2：选频滤波网络参考振荡1参考振荡2参考振荡4参考振荡3频率倍频器与分频器以及频率混合器基准1基准3基准2基准4频率输出图2.2直接合成式频率合成器方案2：采用锁相式频率合成技术锁相式频率合成器的基本原理如图2.3，它采取的是数字锁相式频率合成技术，也就是在锁相环路的回授过程中插入一个数字分频器（程控分频器），分频器的作用是使压控振荡器的输出频率fv经分频后再与参考频率fr进行相位（或频率）比较，从而产生误差控制电压Ud，并以Ud来调整压控振荡器的相位（或频率）。低通滤波器
31、起着平滑鉴相器输出电压的作用，它能滤掉高频成分和噪声，使环路获得所要求的性能，从而增加系统的稳定性，压控振荡器是一个输出频率fv受滤波器输出电压Uk控制的振荡器，其振荡频率fv的高低由Uk的极性来决定，而fv变化的多少则与Uk的大小成比例，假如程序的分频器的分频比为N，只要改变N。就可以改变输出信号的频率，达到信道选择的目的，fr和fv有以下关系： fv=MNfr式中：M是固定分频比，N是程序（可变）分频比，fr是晶振输出的参考频率，fv是频率合成器的输出频率。锁相频率合成具有频率范围较宽，难以达到很小的频率间隔，频率转换时间较长，达ms级，可以产生正弦波，方波等波形，杂散小，远端噪声小、结构
32、简单、易于集成、体积小、生产简单、成本低。但是由模拟方法合成的正弦波的参数，如幅度、频率和相位都很难控制。方案2与方案1相比优越了许多，但是它运用方案2不能对输出波形的幅度、频率和相位进行控制所以没采用方案2。 方案3：采用直接数字合成技术直接数字合成技术是近年来随着集成电路和计算机的迅速发展而出现的一种新型频率合成技术，它的基本原理就是将波形数据先存储，然后在频率数据N和基准脉冲（频率为fr）的作用下通过相位累加器从存储器中读出波形数据，并经数模转换和滤波后输出，在直接频率合成或锁相频率合成中，都是通过混频的方法才能输出较低频率的信号，结果导致频段的频率稳定度严重下降，但是在直接数字合成中却
33、不会出现此类问题。直接数字式频率合成器具有直接产生所需频率正弦波的数字化样点，然后驱动D/A转换器得到正弦波，采用DDS可以获得高精度的频率和相位分辨率、宽频率范围、快速频率转换、低相位噪声、而且具有体积小、功耗低的特点。框图如图2.4： 由于DDS具有相对带宽很宽、频率转换时间极短（可小于20ns）、频率分辨率可以做得很高（典型值为0.001Hz）等优点，另外，全数字化结构便于集成，输出相位连续，频率、相位和幅度均可实现程控，只要改变ROM中的波形数据有就可实现多种波形，乃至任意波形的发生。所以本次设计采用方案32.4本文所研究的内容和所做的工作本文研究的目的是：1，系统研究DDS的理论和频
34、域的一些规律。2，通过对DDS技术的理论研究，确定出实现波形发生器的方法。3在理论研究的基础上，对整个DDS通道部分进行硬件实现，同课题组成员一起完成基于DDS的多种波形发生器的研制工作。在整个论文期间的主要工作有：（1）在理论上详细，深入的探讨DDS技术的原理，结合一些资料对其工作原理进行分析。（2）通过分析确定实现波形发生器的方案。（3）在硬件实现方面，基于CPLD芯片自己设计DDS主通道部分，对全部设计方案用专用的EDA软件进行仿真。（4）结合资料设计D/A转换部分，可编程部件的下载，配置电路。（5）根据要求自己设计幅度调节，波形控制等电路。（6）完成了整个通路、地址、数据模块的原理图设
35、计和电路板的绘制工作，进行了联机调试，按照要求完成整个系统的实现。第三章 DDS的波形发生器的设计3.1总体介绍本次设计是在CPLD芯片基础上运用VHDL语言实现多种波形发生器。本次设计包含硬件和软件俩个部分的设计 硬件的设计主要是DDS主通道和外围电路的设计，软件设计主要是CPLD中的编程和ROM中波形数据的编写。本次设计的总体框图如图3.1：输出D/AROMD/A滤波分频器地址模块幅度控制CPLDCLKCLK1图3.1DDS波形发生器总体框图3.2 硬件部分的设计本次设计中最重要的是CPLD，硬软件的设计都要考虑和使用它，下面是CPLD的有关知识。3.2.1可编程逻辑器件简介当今社会是一个
36、数字化的社会，是数字集成电路（微处理器、存储器、以及标准逻辑电路等）广泛应用的社会。信息高速公路、多媒体电脑、移动电话系统、数字电视，各种自动化设备以及我们日常的一些小制作都要用到数字集成电路。与此同时，数字集成电路本身也在不断地进行更新换代。它由早期的电子管、晶体管、小规模集成电路（几十到几百门）、中规模集成电路（MSIC,几百到几千门）、大规模集成电路（LSIC,几千到几万门）发展到超大规模集成电路（VLSIC,几万门以上）以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计于制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（ASIC
37、）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入到实际应用之中，因而出现了现场可编程逻辑器件（FPLD），其中应用最广泛的当属现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。早期的可编程逻辑器件只有可能编程只读存储器（PROM）、紫外线可擦除只读存储器（EPROM）和电可擦除只读存储器（EEPROM）三种。由于结构的限制，它们只能完成简单的数字逻辑功能。其后，出现了一类结构上稍微复杂的可编程芯片。即可编程逻辑器件（PLD），它能够完成各种数字逻辑功能。而且能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品有PAL（可编程阵
38、列逻辑）和AGAL（通用阵列逻辑）。PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术等。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列（PAL），它也由一个“与”平面和一个“或”平面构成，但是这俩个平面的连接关系是可编程的。PLA器件既有现场可编程的，也有掩膜可编程的。在PAL的基础上，又发展了一种通用阵列逻辑（GAL），它采用EEPROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性。这些早期的PLD器件的
39、一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。为了弥补这一缺陷，20世纪80年代中期，Altera和Xilinx分别推出了类似于PAL结构的扩展型EPLD（Erasable Programmable Logic Device）和于标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有门阵列的优点，可实现大规模的电路编程也非常灵活。与门阵列等其它ASIC（Application Specific IC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线
40、检验等优点，因此被广泛应用于产品 的原型设计和产品生产之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。3.2.2 复杂可编程逻辑器件的种类及其特点 目前复杂可编程逻辑器件种类较多。其中应用较广泛的有由Xinlinx公司提供的FPGA系列和Altera公司提供的CPLD系列。Xindinx公司提供的FPGA是Field Programmable Gates Array即现场可编程门阵列的缩写。FPGA采用的是一种门阵列的结构，目前的发展到第三代十多个品种。每个品种都有其自己的结构特点，量大的集成度可达俩万门。Altera公司提供的CPLD由于采用了
41、全新的结构，先进的技术再加MAX+PLUSII可编程逻辑的开发环境。因而具有高性能、高集成度的特点，最高集成度可达3000到250000可用门。因而使用它不仅能提高系统的性能与可靠性，而且也降低了系统的成本，且由于MAX+PLUSII软件易于学习，易于操作，因而CPLD得到了广泛的应用。目前，Altera公司提供了包括FLXE10K、FLXE8000、FLXE6000、MAX9000、MAX7000、MAX5000和Classic等几个系列的产品，每个系列都有其自己的特点和针对性，设计人员可根据自己的需求选择使用。虽然CPLD和FPGA同属于可编程ASIC器件，都具有用户现场可编程特性，都支持
42、边界扫描技术，但由于CPLD和FPGA在结构上的不同，决定了CPLD和FPGA在性能上各有特点。（1） 集成度：FPGA可以达到比CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。（2） FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而积项丰富的结构。（3） CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内布连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程，在编程上FPGA比CPLD具有更大的灵活性。（4） 从功率消耗上看，CPLD的缺点比较突出。一般情况下，CPLD功耗要比FPGA大，且集成度越高越明显。（5） 从速度上
43、看，CPLD优于FPGA。由于FPGA是门级编程，且CLB之间是采用分布式互连；而CPLD是逻辑块级编程，且其逻辑块互连的集总式的。因此，CPLD比FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚的最大延迟时间；（6） 编程方式：目前的CPLD主要是基于EEPROM或FLASH存储器编程，编程次数达1万次，其优点是在系统断电后，编程信息不丢失，CPLD又可分为在编程器上编程和在系统编程（ISP：InsystemProgrammable）CPLDL俩种。ISP器件的优点是需要编程器，可先将器件装焊到应制板，再经过编程电缆进行编程，编程、调试和维护都很方便。FPGA大部分是基于SRAM编
44、程，其缺点是编程数据信息在系统断电时丢失，每次上电时，需从器件的外部存储器或计算机中将编程数据写入SRAM中。其优点是可进行任意次数的编程，并可在工作中快速（OntheFly）编程，实现板级和系统级的动态配置，因此可称为在线重配置（ICR：In Circuit Reconfigurable）的PLD或可重配置硬件（RHP：Reconfigurable Hardware Product）。（7） 从使用方便性上看，CPLD比FPGA更好。CPLD的编程工艺采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单，保密性好。而基于SRAM编程的FPAGA，其编程信息需存放在外部存储器上，需外部存储器芯片，且使用方法复杂，保密性差。3.2.3 CPLD 器件的结构和研发流程可以认为CPLD是将多个可编程阵列逻辑（PAL）器件集成到一个芯片，具有类似PAL的结构。一般情况下CPLD器件中至少包含三种结构：可编程逻辑功能块（FB）；可编程I/O单元；可编程内部连线。FB中包含有积项、宏单元等。部分CPLD还集成了RAM、FIFO或双口RAM等存储器，以适应DSP应
