《基于FPGA多功能波形发生器的设计毕业设计论文.doc》由会员分享，可在线阅读，更多相关《基于FPGA多功能波形发生器的设计毕业设计论文.doc（28页珍藏版）》请在三一办公上搜索。
1、 江西师范大学科学技术学院 JIANGXI NORMAL UNIVERSITY SCIENCE AND TECHNOLOGY COLLEGE本科生毕业设计（论文）中文题目：基于FPGA多功能波形发生器的设计 Design Of FPGA-based Digital Signal Generator声 明本人郑重声明：所呈交的学位论文，是本人在指导教师指导下，独立进行研究工作所取得的成果。尽我所知，另文中已经注明引用的内容外，论文由本人独立完成。为本文的研究做出了重要贡献的个人和集体，均已在文中以明确的方式标明。本声明的法律结果由本人承担。本毕业设计是本人在江西师范大学科学技术学院读书期间在指导
2、教师的细心指导下完成的，在此感谢为本文研究提供文献的集体及个人。声明人学号：1008068027 声明人签名：朱忠浩签名日期：2014 年 3 月 2 日 基于FPGA多功能波形发生器的设计摘 要本文所设计内容就是以FPGA为平台用VHDL语言设计多种波形系统来实现数字信号发生器的设计，FPGA严密性高，功能消耗较低，所占空间小，更可靠等特点，设计的时候可不必过于考虑硬件连接；本设计中采用VHDL语言进行系统描述，使数字信号发生器能产生正弦波、三角波、方波、等独立波形，而且对所产生的各种波形的频率及幅度的调节更为方便,还可用AD与低通实现数字电路到模拟电路的的转换。 关键词：多种波形发生器；F
3、PGA；VHDL; QuartusAbstractDigital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designed by Altera, based on FPGA design of digital signal generator, FPGA has a high density, low p
4、ower consumption, small size, high reliability, cannot have too much to consider wher designing specific hardware connection; the design of the application of VHDL hardware description language to describe, so that the digital signal generator can produce sine, square, triangle, sawtooth waveforms o
5、f three independent,and is able to produce four waveforms by the frequency and amplitude adjustment. AD and low pass filter realize the change between digital electricity and simulative electricity.Key words： Digital Waveform Generator; FPGA；VHDL; Quartus目 录声明I摘 要IIABSTRACTIII1.1 引言11.2 背景与意义11.3 国内
6、发展状况22 设计要求23.3 按键控制模块23.4 显示模块34 设计原理34.1 单片机模块34.1.1单片机介绍34.1.2 单片机外围电路介绍54.2 D/A模块64.2.1 D/A电路简介64.2.2 DAC0832及其外围电路64.2.3 D/A 转换的计算84.3 LED数码管显示模块104.3.1 数码管显示简介104.3.2 数码管编码表114.4直流电源124.4.1直流供电电源制作原理124.4.2 输出电源工作原理135 软件部分145.1 开发工具介绍145.2 程序框图:156 仿真结果数据分析157 结束语16参考文献17附录一：电路图18附录二：源程序191.1
7、 引言 随着科技的发展，在计算机技术的推动下，电子技术获得飞快的发展，现代电子产品几乎渗透到社会的各个领域，有力地推动了社会生产力的发展和社会信息化得程度的提高。在数字化道路上，我国的电子技术亦经历了一系列重大的变革，电子技术发展的根基是微电子技术的进步，它体现在大规模集成电路的加工术，现在广泛地应用微控制器或单片机，这是在电子系统设计里发生的具有里程碑意义般的飞跃。在可编程芯片CPLD(复杂可编程逻辑器件)和FPGA(现场可编程门阵列)上实现电子系统的设计，必将成为今后电子系统设计的一个发展方向。所以电子设计技术发展到今天，又将面临另一次更大意义的突破，即CPLDFPGA在EDA(电子设计自
8、动化)基础上的广泛应用。本设计将采用基于VHDL的EDA设计来实现波形发生器的各种功能。1.2 背景与意义在电子技术领域里，经常会用到波形、频率、幅度都可调的电信号，而用来产生这种电信号的电子仪器就是信号发生器。信号发生器是种常用的信号源，常常运用在科学研究和生产实践及教学试验领域。在通信系统的科研实验中，经常需要用到不同频率和幅度的信号，例如正弦波、三角波、锯齿波、反锯齿波、梯形波、方波、阶梯波等等。信号发生器是最普通，最基本，运用最广泛的电子仪器，传统的波形发生器一般采用的是模拟分立元件来实现，产生的波形种类会受到电路硬件的限制，而且体积较大，灵活性和稳定性也差。而以数字技术为基础的数字信
9、号发生器，性能指标很好。现场可编程门阵列器件的容量大、运算速度极快、现场可编程，广泛地应用到实际系统中。随着电子系统的发展，数字信号发生器的应用将会越来越广泛也会成为模拟复杂信号标准。能够产生测试信号的仪器，统称为信号源，它用于产生被测电路需要特定参数的电测试信号。信号源可以根据用户对其波形的命令来产生信号。信号源给被测电路提供所需的已知信号，然后对其它仪表进行测量的参数。信号源有很多种分类，其中一，可分为混和信号源和逻辑信号源两种。其中混和信号源主要输出的是模拟波形，逻辑信号源输出的是数字码形。混和信号源还可分为函数信号发生器、函数发生器，函数信号发生器输出标准波形，例如正弦波、方波等，函数
10、发生器输出用户自定义的任意波形；逻辑信号发生器可分为脉冲信号发生器、码型发生器，脉冲信号发生器能驱动方波或脉冲波输出，码型发生器可以驱动许多通道的数字码型。1.3 国内外发展现状以前采用可变时钟和计数器寻址波形存储器的任意波形发生器4的应用比较广泛，取样的时钟频率较高并且可调节，但是这种波形发生器对硬件要求高，需锁相环和截止频率可调的低通滤波器，已经逐步退出市场。现在市场上的数字信号发生器大多采用的是直接数字合成（DDS）技术，这种波形发生器不但可以产生变频的载频信号、调制信号，还能参与计算机配合生成自定义的任意信号，更为实用，便捷。从目前发展状况来看，国外的发展更为成熟。Tektronix和
11、Agilent为代表的国际电子测量仪器公司在这些领域的研究和开发卓有成效，它们的产品在技术上相对成熟，大部分市场都被它们所有，但是价格昂贵，一般研究的造价也比较高，在各国市场上的价格都很高昂。我国研制任意波形发生器于上世纪90年代开始，近年来我国有部分厂家的进步较大，一直都在学习和借鉴它们的研究产品并改进也取得了可喜的成果。但是和国外的研究成果比较有很大的落差。各方面还在发展阶段。本文的主要研究内容是参考直接数字频率合成原理（DDS）技术6，利用Quartus II软件作为 研究平台，用VHDL语言作为开发语言平台，基于FPGA的基础上实现数字信号发生器，实现频率幅度可调的正弦波、三角波、锯齿
12、波、反锯齿波、梯形波、方波、阶梯波等等。2 设计要求 1、实现多种波形的输出。这些波形包括正弦波、三角波、锯齿波、反锯齿波、梯形波、方波、阶梯波等等。 2、输出频率范围：1kHz10MHz, 3、具有频率设置功能，频率步进：100Hz 3、输出电压幅度可调，在50负载电阻上的电压峰峰值大于1V. 4、能用开关方便的选择某一种波形的输出。工作要求： 1、对基本要求能完成方案比较、设计与论证、理论分析与计算、电路图及有关设计文件。2、对基本要求能完成硬件电路设计、制作与调试。3、对基本要求能完成软件调试，测试结果符合要求。4、完成扩展要求3 设计原理和设计指标3.1 DDS技术 DDS和大多数的数
13、字信号处理技术是一样，它的基础依然是采用奈圭斯特定理。奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散序列后可不可以由这些离散序列恢复出原始模拟信号的问题。奈圭斯特采样定理告诉我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散序列无失真地恢复出原始模拟信号。只不过在DDS技术中，这个过程被颠倒过来了。DDS不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题。DDS电路一般由参考时钟、相位累加器、波形存通滤波器（LPF）组成。其结构如图2.1所示。图2.
14、1 DDS基本结构框图其中，f c为参考时钟频率，K为频率控制字，N为相位累加器位数，A为波形存储器地址位数，D为波形存储器的数据位字长和D/A转换器位数。DDS系统中的参考时钟通常由一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（Frequency Control Word，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入。相位累加器由加法器和寄存器级联而成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲f c，相位累加器把频率字K累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上
15、是以K为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息。相位累加器的输出与波形存储器的地址线相连，相当于对波形存储器进行查表，这样就可以把存储在波形存储器中的信号抽样值（二进制编码值）查出。在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表。波形存储器的输出数据送到D/A转换器，D/A转换器将数字量形式的波形幅度值转换成一定频率的模拟信号，从而将波形重新合成出来。若波形存储器中存放的是正弦波幅度量化数据，那么D/A转换器的输出是近似正弦波的阶梯波，还需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯净的正弦波信号。图2.2所示为DDS各个部分
16、的输出信号。由于受到字长的限制，相位累加器累加到一定值后，就会产生一次累加溢出，这样波形存储器的地址就会循环一次，输出波形循环一周。相位累加器的溢出频率即为合成信号的频率。可见，频率控制字K越大，相位累加器产生溢出的速度越快，输出频率也就越高。故改变频率字（即相位增量），就可以改变相位累加器的溢出时间，在参考频率不变的条件下就可以改变输出信号的频率。图2.2 DDS各部分输出波形2.2 FPGA简介数字集成电路从产生到现在，经过了早期的电子管、晶体管、小中规模集成电路，到大规模、超大规模集成电路（VLSIC）以及许多既有特定功能的专用集成电路的发展过程。但是，随着为电子技术的发展，设计与制造集
17、成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在 实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（Field Programmable Logic Device, FPLD）,其中应用最广泛的当属CPLD和FPGA1。CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，FPGA是现场可编程门阵列（Field Program
18、mable Gate Array）的简称。两者的功能基本相同，只是实现原理略有不同，但有时可以忽略这两者的区别。不同厂家对可编程逻辑器件的叫法也不尽相同。Altera公司把自己的可编程逻辑器件产品中的MAX系列（乘积项技术，EEPROM技术）、FLEX系列（查找表技术，SRAM工艺）都叫做CPLD；而把也是SRAM工艺、基于查找表技术、要外挂配置用的FLEX系列的EPROM叫做FPGA。早期的可编程逻辑器件都属于低密度PLD（Programmable Logic Device），结构简单，设计灵活，但规模小，难以实现复杂的逻辑功能。1985年Xilinx公司首先推出了现场可编程门阵列FPGA，
19、这是一种新型的高密度PLD，采用CMOS-SRAM工艺制作，其结构和阵列型PLD不同，内部由许多独立的可编程模块组成，逻辑模块之间可以灵活地相互连接，具有密度高、编程速度快，设计灵活和可再配置设计能力等许多优点。FPGA一般由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元简介如下：（1）可编程输入/输出单元（I/O单元）。目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电气标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等；（2）基本可编
20、程逻辑单元。FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带 同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。（3）嵌入式块RAM。目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。（4）丰富的布线资源。布线资源连通
21、FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。布线资源的划分：A全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；B长线资源：用以完成器件Bank间的一些高速信号和一些第二全局时钟信号的布线；C短线资源：用来完成基本逻辑单元间的逻辑互连与布线；D其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。（5）底层嵌入功能单元。由厂商及芯片型号决定。（6）内嵌专用硬核。与“底层嵌入单元”有区别，这里指的硬核主要是那些通用性相对较弱的芯片，不是所有FPGA芯片都包含硬核。FPGA的基本特点主要有： (1)采用FPGA设计ASIC电路，用
22、户不需要投片生产，就能得到合用的芯片。 (2)FPGA可做其它全定制或半定制ASIC电路的中试样片。 (3)FPGA内部有丰富的触发器和IO引脚。 (4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 (5)FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。使用FPGA时，可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、P
23、ROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。2.3 VHDL简介VHDL 的全称是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982 年。1987年底，VHDL被 I
24、EEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 ,
25、它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 , 设计方式多样。VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。(2) VHDL 语言具有强大的硬件描述能力。VHDL 语言具有多
26、层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。(3) VHDL 语言具有很强的移植能力。VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者
27、从一个工作平台移植到另一个工作平台上去执行。(4) VHDL 语言的设计描述与器件无关。采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。(5) VHDL 语言程序易于共享和复用。VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步地进行设计 , 而是一些模块的累加。这些模块可以预先设计
28、或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。2.4 Quartus简介Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、L
29、inux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设
30、计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera QuartusII作为一种可编程逻辑的设
31、计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、Exemplar Logic、 Mentor Graphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的Logic Lock模块设计功能，增添 了Fast Fit编译选项，推进了网络编辑性能，而且提升了调试能力。分析本题，根据设计要求先确定了本系统的整体设计原理框图如图1： 图1 原
32、理框图2 总体设计方案2.1 设计思路2.1.1 硬件系统设计（1）数控核心设计：该系统采用单片机为核心，采用目前比较通用的 51 系列单片机。此单片机的运算能力强，软件编程灵活，自由度大，能够实现对外围电路的智能控制。（2）D/A转换芯片DAC0832：典型的D/A转换芯片DAC0832，是采用CMOS工艺制造的8位单片D/A转换器。8位D/A，分辨率为1/256，选采样电阻为2欧姆，D/A输出分辨率为10mA的电流，实现步进10mA，完全能够满足本设计的要求。（3）A/D转换芯片ADC0809：ADC0809是采样频率为8位的、以逐次逼近原理进行模数转换的器件。其内部有一个8通道多路开关，
33、它可以根据地址码锁存译码后的信号，只选通8个单断模拟输入信号中的一个进行A/D转换。由于本设计只有输出电流的采集，8路输入通道，完全能够满足本系统的设计要求。（4）键盘电路：在进行电流设定值的调整中仅需要6个按键，所以采用独立式按键的键盘接口，即可满足电路的设计要求。（5）显示电路：该系统要实现输出电流0mA2000mA，为了实现同时显示电流的设定值与检测值，需要用8个数码管进行显示。显示电路采用串行通信方式，利用8个74LS164将串行数据转换为并行输出，去驱动8位数码管。2.1.2 软件系统设计系统软件完成四个功能：(1)系统的初始化，包括各外围接口芯片的初始化和电流起始值的初始化；(2)
34、键盘检测包括电流的预置与步进调整；(3) 用比较算法进行电流调整,实现输出电流的精确控制；(4)实现D/A转换和A/D转换 。2.2 设计方框图根据数控直流电流源的要求，由于要求有较大的输出电流范围和较精确的步进要求以及较小的纹波电流，所以不适合采用简单的恒流源电路FET和恒流二极管，亦不适合采用开关电源的开关恒流源，否则难以达到输出范围和精度以及纹波的要求。根据系统要求采用D/A转换后接运算放大器构成的功率放大，控制D/A的输入从而控制电流值的方法。系统的原理框图如图1所示。 键盘电路 显示电路 AT89S51 单片机系统 D/A 转 换 A/D转 换V/A转换及功率放大 负 载采 样 电
35、路图 13 设计原理分析3.1 单片机最小系统单片机最小系统的设计包括时钟电路、复位电路的设计。本电路中晶振频率采用12MHz，则单片机的机器周期就为1s。复位电路才采用手动复位和上电复位组合。3.2 键盘电路对电流值进行设定时需要6个按键，该电路中按键采用独立式按键，分别接与P1.2P1.6和P3.2。为了是电路工作可靠，每个端口都接了一个阻值10K的上拉电阻。电路连接如图2所示。电流值调整按键分布如图3所示。3.3 D/A转换电路D/A转换采用典型的转换芯片DAC0832。该芯片8位数据采用并行输入，所以直接接至单片机的P2口。并且将DAC0832连接成直通式工作方式。图2 确 定 设 置
36、图33.4 A/D转换电路A/D转换采用典型的转换芯片ADC0809。ADC0809是采样频率为8位的、以逐次逼近原理进行模数转换的器件。其内部有一个8通道多路开关，它可以根据地址码锁存译码后的信号，只选通8个单断模拟输入信号中的一个进行A/D转换。ADC0809芯片转换时需用一个500KHz的时钟信号，这个信号是由单片机的ALE端输出的2MHz信号，经过两个D触发器进行四分频得到。ADC0809的工作过程是：首先输入3位地址，并使ALE=1，将地址存入地址锁存器中。此地址经译码选通8路模拟输入之一到比较器。START上升沿将逐次逼近寄存器复位。下降沿启动 AD转换，之后EOC输出信号变低，指
37、示转换正在进行。直到AD转换完成，EOC变为高电平，指示AD转换结束，结果数据已存入锁存器，这个信号可用作中断申请。当OE输入高电平 时，输出三态门打开，转换结果的数字量输出到数据总线上。3.5电压电流转换和功率放大电路压控恒流源是本系统的重要组成部分，它的功能是用电压来控制电流的变化，图4是数控电流源的恒流电路和加法器电路。 运算放大器LM324和晶体管V1、V2组成电压电流转换器，U1A、U1B和电阻R1R8利用D/A的输出实现对电压进行数控。LM324主要功能是实现精密V/I转换。TIP42C（10A）是大功率PNP三极管，主要功能是实现功率放大。因为输出电流范围是02000mA，由于取
38、样电阻为2欧姆，则其电压降为04000mV，即U1电压范围为11V14.6V。单纯依靠D/A（0-5V）无法满足要求。 加法器主要是利用其抬高U1点的电压，将U1点的电位抬高到11V，在D/A输出为05V时，从而使R9上图4得到02A的电流。V/I转换理论分析： U1A的输出为：，由于R5R4R2 10K，故 。经过U1B的反相作用，故U2A的同相输入端的电压为 ，根据运算放大器虚短的特点，U2A的同相电压等于U2A的反相电压，故负载RL上的电流为： R9采用2欧姆精密电阻，在UDA输出为0时调节可变电阻R1，即调节U0的值，使U0的值为11V，即可达到IRL2A。根据题目要求20mA2000
39、mA，可以算出系数K，根据公式得出D/A转换器的输入值，进而得出准确的输出电流值。3.6输出电流采样电路输出电流采样电路是采用取采样电阻两端的电压差，根据I=V/R 换算得到电流值的。电路原理图如图5所示。通过对电阻R9两端的电压值进行采样，经过运算放大器送入A/D转换器ADC0809进行转换。由于R9是2欧姆，所以可以测量02000mA的电流范围。R9两端的电压在04V的范围内变化，满足A/D转换的要求和系统设计的精度要求。3.7 显示电路设计为了实现同时显示电流的设定值与检测值，需要用8个数码管进行显示。显示电路采用串行通信方式，利用8个74LS164将串行数据转换为并行输出，去驱动8位数
40、码管。显示电路如图6所示。图5图63.8 程序流程图为了让尽可能多的CPU时间来进行反馈控制，显示是由中断控制的，利用中断进行显示刷新。这样CPU在大部分时间是用来检测负载电路中的电流，与设定值进行比较，已达到减小纹波电流的目的。程序流程图如图7所示。初始化中断显示刷新中断返回A/D转换是否按键？D/A输出开始负载YESNO7 结束语 这次毕业设计过程中综合了所学的数字电路，模拟电路，单片机，C语言对单片机编程，对大学所学的知识起了一个很好的巩固作用，同时也应用到了Protell 99软件画图和ISIS Profressional软件仿真，仿真的结果还比较的准确，但是实物却没有完全实现功能。这
41、此过程中认识到自己的知识面太狭小，也许是自己制作的实品太少了，对一些芯片的了解甚少，今后在工作中一定要补充这块。同时也认识到理论和实践的差别，通过实际制作更能了解到一些模块电路和芯片的功能，特别是检查电路时，让自己对电路有更深的了解。撰写论文时，也让自己认识到做每件事都应认真对待，要规范、严谨。在设计制作数控直流恒流源的过程中，我们深切体会到，理论与实践相结合的重要性。本系统的研制主要应用到了模拟电子技术、数字电子技术、单片机控制技术、大功率电源设计、电子工艺等多方面的知识，所设计的基于单片机程序控制的压控恒流源，达到了题目要求，同时也使我们的动手能力和电子设计能力得到了极大锻炼。系统输出实际
42、测试结果表明，本系统输出电流稳定，不随负载和环境温度变化，并具有很高的精度，输出电流误差范围5mA，输出电流可在20mA2000mA范围内任意设定，因而可实际应用于需要高稳定度小功率恒流源等领域。本次设计制作，为我们提供了锻炼自己能力的机会，也使我深切认识到自身知识能力尚存在许多不足，更让我们体会到了电子技术与设计的趣味，以及其强大深远的实用性。今后，我将更加努力地学习。参考文献1王港元.电工电子实践指导M.江西科学技术出版社 2陈明荧 8051 单片机课程设计实训教程M清华大学出版社 3赵健.实用声光及无线电遥控电路300例，中国电力出版社4彭介华.电子技术课程设计指导，高教出版社5姚福安.
43、电子电路设计与实现，山东科学技术出版社 6王毓银数字电路逻辑设计M高等教育出版社 附录一：电路图 附录二：源程序ORG 0000HLJMP MAINORG 000BHLJMP SERVEORG 0030HMAIN:MOV TMOD,#01HMOV TL0,#0B0HMOV TH0,#3CHSETB ET0SETB EASETB P3.2CLR P3.3SETB P3.4MOV P0,#0FFHMOV P2,#199MOV 30H,#00HMOV 31H,#00HMOV 32H,#00HMOV 33H,#00HMOV 34H,#00HMOV 35H,#00HMOV 36H,#00HMOV 37H
44、,#00HMOV 40H,#00HMOV 44H,#00HMOV 45H,#00HMOV R0,#35HMOV R5,#199LCALL XSAD:LCALL AJMOV P0,#0FFHSETB P3.3SETB P3.4CLR P3.5NOPNOPNOPCLR P3.3AD1:MOV C,P3.4JC AD1AD2:MOV C,P3.4JNC AD2SETB P3.5MOV A,P0MOV 40H,ASETB TR0BJ:MOV A,40HCJNE A,44H,BJ1LJMP ADBJ1:JC BJ3MOV A,45HCJNE A,#00H,BJ2LJMP ADBJ2:DEC 45HMOV
45、 A,45HMOV P2,ALJMP ADBJ3:MOV A,45HCJNE A,#FFH,BJ4LJMP ADBJ4:INC 45HMOV A,45HMOV P2,ALJMP ADAJ:CLR TR0SETB P3.2MOV C,P3.2JC FHLCALL MSMOV C,P3.2JC FHAJ1:MOV C,P3.2JNC AJ1LCALL MSLCALL DDFH:RETDD:MOV P1,#0FFHMOV A,P1CPL AANL A,#7CHJZ DDLCALL MSMOV A,P1CPL AANL A,#7CHJZ DDMOV B,ADD1:MOV A,P1CPL AANL A,
46、#7CHJNZ DD1LCALL MSMOV A,BJB ACC.2,QDJB ACC.3,PKEY1JB ACC.6,PKEY2JB ACC.4,PKEY3JB ACC.5,PKEY4QD:MOV A,37HMOV B,#100MUL ABMOV 44H,AMOV A,36HMOV B,#10MUL AB ADD A,44HADD A,35HMOV 44H,AMOV A,R5CLR CSUBB A,44HMOV 45H,AMOV P2,ARETPKEY1:LCALL ZYLJMP DDPKEY2:LCALL YYLJMP DDPKEY3:LCALL JXLJMP DDPKEY4:LCALL ZJ ZY:CJNE R0,#37H,ZY1MOV R0,#35HZYF:L
