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1、江苏科技大学本 科 毕 业 设 计（论文）学 院 专 业 学生姓名 班级学号 指导教师 二零壹叁年六月江苏科技大学本科毕业论文基于FPGA的异步FIFO设计Asynchronous FIFO design based on FPGA摘 要在现代集成电路芯片中，随着设计规模的不断扩大，一个系统往往包含多个时钟，如何进行异步时钟间的数据传输成为了一个很重要的问题。异步FIFO（First In First Out）是一种先进先出电路，可以在两个不同的时钟系统间进行快速准确的数据传输，是解决异步时钟数据传输问题的简单有效的方案。异步FIFO在网络接口、数据采集和图像处理等方面得到了十分广泛的应用，由
2、于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求。由于在异步电路中，时钟间的周期和相位完全独立，以及亚稳态问题的存在，数据传输时的丢失率不为零，如何实现异步信号同步化和降低亚稳态概率以及正确判断FIFO的储存状态成为了设计异步FIFO电路的难点。本课题介绍了一种基于FPGA的异步FIFO 电路设计方法。课题选用Quartus II软件，在Cyclone II系列的EP2C5T144C8N芯片的基础上，利用VHDL 硬件描述语言进行逻辑描述，采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128 bit，数据宽度为8 bit的高速、高
3、可靠的异步FIFO电路，并对该电路功能进行时序仿真测试和硬件仿真测试。关键词：异步FIFO；同步化；亚稳态；仿真测试 AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks become a very important problem.Asynchronous FIFO (First In First
4、 Out) is a first-in, first-out circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in network interface,
5、 data acquisition and image processing.But because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is
6、completely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly become a difficult problem while designi
7、ng the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of co
8、mbining hierarchical, description language and graphical input ,This topic designs a high-speed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation.Keywords:Asynchronous FIFO; Synchroni
9、zation; Metastability; simulation testing目 录第一章 绪论11.1 FPGA简介11.2 异步FIFO简介11.3 国内外研究现状及存在的问题11.3.1 研究现状11.3.2 存在问题21.4 本课题主要研究内容3第二章 异步FIFO设计要求及基本原理42.1 设计要求42.2 异步FIFO基本原理52.3 异步FIFO设计难点52.4 系统设计方案62.5 异步FIFO验证方案72.5.1 验证复位功能72.5.2 验证写操作功能72.5.3 验证读操作功能72.5.4 验证异步FIFO电路整体功能7第三章 模块设计与实现83.1 格雷码计数器模块
10、83.2 同步模块83.3 格雷码自然码转换模块93.4 空满标志产生模块103.5 双端口RAM13第四章 时序仿真与实现154.1 模块整合154.2 时序仿真及功能测试174.2.1 复位功能软件仿真与测试174.2.2 写操作功能时序仿真与测试174.2.3 读操作功能时序仿真与测试184.2.4 异步FIFO电路整体功能软件仿真与测试184.2.5 时序仿真结果总结19第五章 硬件仿真与实现205.1 外部电路焊接205.2 引脚分配215.3 调试电路设计245.3.1 调试电路介绍245.3.2 异步时钟产生模块255.3.3 伪随机数据队列产生模块255.3.5 调试电路引脚分
11、配265.3.6 调试电路硬件仿真275.4 异步FIFO电路硬件仿真285.4.1 复位功能硬件仿真与测试295.4.2 写操作功能硬件仿真与测试305.4.3 读操作功能硬件仿真与测试305.4.4 异步FIFO硬件电路整体功能软硬件仿真与测试315.4.5 硬件仿真结果总结32结论33致谢34参考文献35附录36第一章 绪论1.1 FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在CPLD、PAL、GAL等可编程器件的基础上进一步发展的产物10。利用VHDL或Verilog硬件描述语言进行电路设计，经过简单的布局整合之后，快速的烧
12、入至 FPGA 上进行调试，是现代 IC设计验证技术的主流。FPGA作为一种半定制电路而出现在专用集成电路（ASIC）领域中，既克服了先前可编程器件的门电路数目有限的缺点，又弥补了定制电路的不足。基于FPGA的异步FIFO具有现场可编程，容量改动性大，速度快，实现简单，开发时间快，生产周期短，可移植性好的优点。1.2 异步FIFO简介在现代集成电路芯片中，设计规模不断扩大，一个系统中往往包含多个时钟。如何在异步时钟间进行数据传输成为了电路设计中的一个重要问题。异步FIFO（First In First Out）是解决这个问题的一个简单有效的方案。异步FIFO是一种先进先出电路，常用来缓存数据和
13、容纳异步信号间的周期和相位差异，使用异步FIFO可以在两个不同的时钟系统之间进行快速准确的实时数据传输。异步FIFO在网络接口、数据采集和图像处理等方面得到了十分广泛的应用2。异步FIFO用在异步时钟数据接口部分，由于异步时钟间的频率和相位完全独立，数据传输时的丢失率不为零，如何降低数据丢失率，设计一个高速可靠的异步FIFO便成为了一个难点。本课题介绍了一种基于FPGA设计高速可靠的异步FIFO电路的方法。1.3 国内外研究现状及存在的问题1.3.1 研究现状在20世纪80年代早期对FIFO存储器的容量和速度需求都很低，所以那时的FIFO芯片是基于移位寄存器的中规模集成（MSI）器件，由于这种
14、芯片在容量不会太大，所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成（LSI）电路，其内部存储单元使用一个双端口RAM，具有输入和输出两套数据线。由于采用RAM结构，数据从写入到读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前，为了更大的提高芯片容量，其内部存储单元使用动态RAM代替静态RAM，并在芯片内部集成刷新电路，通过内部仲裁单元控制器件的读写及自动刷新操作。随着微电子技术的飞速发展，新一代的FIFO芯片容量越来越大，速度越来越快，体积也越来越小。美国IDT公司已经推出运行速度高达225MHz，电压低至2.5V，可在业内各种配置下实现业内最
15、大数据流量高达9 Mb的FIFO系列。Cypress Semiconductor公司推出具有80位宽的BEAST型的高性能FIFO存储器，它的带宽高达300bps，可以工作在200 MHz频率下；Honeywell公司推出了一种基于SOI的FIFO存储器，它采用专门的抗辐射加固工艺和设计版图，主要用于军事系统和高辐射的空间环境中；FIFO芯片的最新产品是IDT公司推出的多队列FIFO存储器系列，它使用集成的嵌入式FIFO存储器核和高速队列逻辑来构成块结构。它的数据读写速度可达到200 MHz，存储时间也只有3.6 ns，可以通过最多八个器件的连接来实现容量深度的扩展和队列扩展6。目前在国内大部
16、分集成芯片中，单独做FIFO芯片的很少，国内的一些研究所和厂商也开发了FIFO电路，但还远不能满足市场和军事需求。1.3.2 存在问题 国内外设计FIFO时，通常使用两种方法，一是利用可编程逻辑器件来构造FIFO(如Xilinx公司)，二是利用Verilog、VHDL等硬件描述语言来对FIFO的功能结构进行描述6。在大部分的EDA软件中，都是通过综合器来完成对EDA等硬件语言的编译的，综合器将硬件描述语言的描述转变为物理可实现的电路形式，由于FIFO是基于RAM结构的，大部分的参考资料都是建立在数组存取的基础上对FIFO进行描述的，然而综合器对数组的综合一般是将其转变为寄存器的结构，这带来的缺
17、陷是综合后的结构会非常庞大，造成在大容量的FIFO设计时，会产生大量面积的浪费，甚至无法集成。1.4 本课题主要研究内容本课题基于FPGA技术，在Cyclone II系列的EP2C5T144C8N芯片的基础上，选用Quartus II软件利用VHDL 硬件描述语言进行逻辑描述，并采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128 bit，数据宽度为8 bit的异步FIFO电路，并对其功能进行了时序仿真和硬件仿真验证。论文各章节的主要内容安排如下：第一章为绪论，简要介绍了FPGA的相关知识以及异步FIFO的主要作用、研究背景和国内外的发展现状，并概括介绍了本课题的主要研究内容
18、。第二章为异步FIFO设计要求及基本原理，首先介绍了本课题的设计要求，然后对异步FIFO的结构、基本原理以及其设计难点进行了分析，并由此归纳出系统的设计模块和预期功能。第三章为模块设计与实现，主要介绍了异步FIFO的模块组成及各模块的功能和原理，并利用VHDL硬件描述语言，通过Quartus II软件对各模块进行了编写和仿真。第四章为时序仿真与实现，通过层次化、描述语言和图形输入相结合的方法将各模块整合为异步FIFO顶层模块，并通过Quartus II软件的波形编辑器对其进行时序仿真和分析。第五章为硬件仿真与实现，连接外设及进行引脚分配后，将完成的异步FIFO顶层实体下载入开发板，并通过编写测
19、试程序产生读写时钟及伪随机数输入数据，利用Quartus II软件的嵌入式逻辑分析仪SignalTap II对实物进行硬件仿真和分析，完成设计任务。最后结论对本次毕业设计进行了归纳和综合，概括了所取得的成果和存在的不足，以及对进一步开展研究的见解与建议。第二章 异步FIFO设计要求及基本原理2.1 设计要求本课题使用EP2C5T144C8N核心板最小系统设计一个RAM深度为128 bit，数据宽度为8 bit的异步FIFO电路，其外部接口如图2-1所示，接口说明如表2-1所示。复位后，通过读写使能控制读写操作。当写时钟脉冲上升沿到来时，判断写信号是否有效，有效则写入一个八位数据到RAM中；当读
20、时钟脉冲上升沿到来时，判断读信号是否有效，有效则从RAM中把一个八位数据读取出来。当RAM中数据写满时产生一个写满标志，不能再往RAM写入数据；当RAM中数据读空时产生一个读空标志，不能再从RAM读出数据。图2-1 异步FIFO外部接口表2-1 异步FIFO外部接口说明管脚名称方向说明rstin复位，低电平有效wr_enin写使能，高电平有效rd_enin读使能，高电平有效wr_clkin写时钟rd_clkin读时钟fullout读空标志emptyout写满标志Data7.0out输入数据q7.0out输出数据2.2 异步FIFO基本原理异步FIFO主要由双端口RAM和读写控制逻辑及空满标志产
21、生逻辑构成，其基本结构图如图2-2所示。读时钟读地址读控制读数据写地址写控制写数据双端口RAM写地址产生逻辑读地址产生逻辑同步电路空满标志产生逻辑写时钟复位图2-2 异步FIFO基本结构图由结构图可以看出该系统为环状结构，存在两个完全独立的时钟域写时钟域和读时钟域。异步FIFO的存储介质是一块双端口RAM，可以同时进行读写操作。在写时钟域，写地址产生逻辑产生写地址和写控制信号，在读时钟域，读地址产生逻辑产生读地址和读控制信号。空满标志产生逻辑通过比较同步后的读写地址来产生空满标志信号，同时，产生的空满标志信号又和输入的读写使能信号一起控制读写时钟域进行读写操作。2.3 异步FIFO设计难点异步
22、FIFO设计存在两个难点：一是如何同步异步信号，降低亚稳态发生概率；二是如何正确产生存储器的空满标志8。其中如何正确产生存储器的空满标志在下一章节有详细介绍。亚稳态是一种物理现象，必然发生在异步FIFO电路中。在数字电路中，触发器必须满足建立和保持的时间要求，然而在实际电路中，电路的外部输入和内部时钟完全独立，存在很大可能性出现不满足建立和保持的时间要求的情况，另外，由于在电路内部的两个毫无关系的时钟域之间进行信号传递，也可能出现不满足建立和保持的时间要求的情况。这种情况会使系统中存在未知态，输出将有可能是逻辑0或者逻辑1,或者是介于两者之间的任何值，这个过程称为亚稳态。由于亚稳态使物理系统产
23、生了一种不可预知性，所以亚稳态是很危险的。虽然亚稳态没法避免，但可以通过下面两种方法降低亚稳态发生的概率12：（1） 对读写地址使用格雷码计数器。格雷码是一种错误最小化的编码方式，使用格雷码计数器进行计数时，每一次计数增加只有一位数据位改变，而使用自然二进制码计数时，每一次计数增加都可能造成多位数据位的变动，这就使得数据位变动时，格雷码计数器发生亚稳态的概率大大低于自然二进制码计数器。（2） 使用触发器同步异步信号。使用触发器同步或者增加冗余可以很好的降低亚稳态发生的概率，本课题采用D触发器二级同步方式，同步电路图如图2-3所示。当且仅当Q1的跃变非常接近时钟沿的时候，Q2才会进入亚稳态2，这
24、就大大提高了系统的可靠性。D Q CLKD Q CLK异步输入同步输出图2-3 D触发器二级同步2.4 系统设计方案根据异步FIFO基本原理，本课题可采用层次化、描述语言和图形输入相结合的方法设计异步FIFO电路，该系统可分为同步模块、格雷码计数模块、格雷码自然码转换模块、空满标志产生模块和双端口RAM几部分组成。2.5 异步FIFO验证方案根据异步FIFO的基本原理和本课题的设计方案，若所设计的异步FIFO电路能实现如下预期设计功能，则该异步FIFO电路符合设计要求。2.5.1 验证复位功能将系统运行后，若按下复位键，无论读写使能信号处于什么状态，读写操作都不进行，数据输出始终不变，异步FI
25、FO处于读空状态。2.5.2 验证写操作功能系统复位后，将写使能置位，读使能复位，则系统只能进行写操作写入数据，所以经过一段时间后由于双端口RAM存储器存储单元被写满，异步FIFO应该始终处于写满状态，数据输出始终不变。2.5.3 验证读操作功能系统复位后，将读使能置位，写使能复位，则系统只能进行读操作读取数据，由于双端口RAM存储器存储单元数据被读空，异步FIFO应该始终处于读空状态，数据输出始终不变。2.5.4 验证异步FIFO电路整体功能系统复位后，将读写使能均置位，系统能同时进行读写操作。若输入的异步读时钟频率大于写时钟频率，则读操作快于写操作，异步FIFO间歇性处于读空状态，但始终不
26、处于写满状态，输出数据队列应与输入数据队列相同以实现先入先出的功能，但会有一定的延时；若输入的异步读时钟频率小于写时钟频率，则写操作快于读操作，异步FIFO间歇性处于写满状态，但始终不处于读空状态，输出数据队列也应与输入数据队列相同以实现先入先出的功能，但也会有一定的延时。第三章 模块设计与实现3.1 格雷码计数器模块为了降低亚稳态发生的概率，本课题将读、写地址转化为格雷码进行计数，由于格雷码是一种错误最小化编码方式，它在任意相邻的两个数间转换时只有一个数位发生变化，其发生亚稳态的可能性远低于自然二进制码，大大增加了电路的可靠性。另外，为了准确的判断存储器的空满状态，本课题使用5 bit的格雷
27、码计数器，这在后面的空满标志产生模块章节有详细介绍。5 bit格雷码计数器模块的VHDL设计程序见附录。程序编译成功后生成的格雷码计数器模块如图3-1所示，利用Quartus II软件的波形编译器对该模块进行时序仿真，其仿真波形如图3-2所示。图3-1 格雷码计数器模块图3-2 5 bit格雷码计数器仿真波形3.2 同步模块为了降低亚稳态发生的概率，本课题使用前章所介绍D触发器二级同步将异步信号同步化。在空满标志模块判断写满标志时，同步模块将读指针与写时钟同步后，和写指针比较产生写满标志；判断读空标志时，同步模块将写指针与读时钟同步后，和读指针比较产生读空标志。同步模块的VHDL设计程序见附录
28、。程序编译成功后生成的同步模块如图3-3所示，利用Quartus II软件的波形编辑器对该模块进行时序仿真，其仿真波形如图3-4所示。从仿真波形可以看出，该模块将输入的异步码与输入时钟同步后输出同步码，由延时时间可以看出其满足二级同步要求。图3-3 同步模块图3-4 同步模块仿真波形3.3 格雷码自然码转换模块虽然为了降低亚稳态发生概率而使用格雷码对读、写地址进行转换，但在双端口RAM进行存储和空满产生模块进行读写地址比较时仍使用自然二进制码，所以在异步地址信号同步后，仍需将格雷码地址转换回自然二进制码。n位格雷码转换为自然二进制码的法则为：Bn = Gn，Bi = GiBi+1 (in)，其
29、中G表示格雷码，B标志自然二进制码。格雷码自然码转换模块的VHDL设计程序见附表。程序编译成功后生成的格雷码自然码转换模块如图3-5所示，利用Quartus II软件的波形编辑器对该模块进行时序仿真，其仿真波形如图3-6所示。图3-5 格雷码自然码转换模块图3-6 格雷码自然码转换模块仿真波形3.4 空满标志产生模块空满标志产生模块是整个异步FIFO系统的核心部分，该模块设计的好坏直接决定了该异步FIFO的性能。空满标志产生的基本原则是无论在什么情况下，都不会出现存储器对同一存储地址同时进行读写操作的情况，也就是存储器写满后不产生溢出，读空后不进行多读2。对于同步的FIFO系统，读写操作同时从
30、存储单元起始位置开始进行读写操作，每进行完一次读写操作后，控制指针就增加一位，指向下一个存储单元，直到下一次时钟沿到来后存储器对该存储单元进行一次读写操作，然后指针继续增加。当指针移动到最后一个存储单元后，它又重新回到起始位置继续进行读写操作。由于同步FIFO读写操作同时进行，所以存储器始终处于非空和非满的状态，读写操作可以一直进行。对于异步FIFO系统，有两个独立的控制指针读指针和写指针，读操作和写操作独立运行。然而当存储器存储空间被读空后，若继续读取数据则会造成多读，使一个无用的信号被读出；当存储器存储空间写满后，若继续写入数据则会产生溢出，造成一个有用的数据被覆盖。为了避免这种情况发生，
31、异步FIFO系统对存储器设置了读空和写满两个状态标志。当存储器读空后，读空标志置位，暂停读操作继续读取数据，但仍可以执行写操作；当存储器写满后，写满标志置位，暂停写操作继续写入数据，但仍可以执行读操作。按照此原理，当全局复位信号复位后，异步FIFO应该处于读空状态。由上述原理可以知道，当读指针和写指针不相等时，读写操作互不干扰，异步FIFO处于非空和非满的状态。当读指针和写指针相等时，FIFO要么处于读空状态，要么处于写满状态。那么该怎么判断异步FIFO究竟处于什么样的状态呢？判断的方法有很多，本课题使用读写指针比较的方法，通过额外增加状态标志位来判断究竟是读指针追赶写指针输出读空标志，还是写
32、指针追赶读指针输出写满标志。本课题设计的异步FIFO存储深度为128 bit，那么读写指针应有4个地址位，本设计使用5 bit的读写指针，其最高位作为额外增加的状态标志位，剩下的低4位为地址位。地址位随着相应的读（写）操作的进行依次递增，当读（写）指针由最后一个存储单元重新回到起始位置时状态标志位取反。当读写指针的状态标志位和地址位完全相同时，表明执行了相同次数的读写操作，此时异步FIFO处于读空状态；当读写指针的状态标志位不同，而地址位完全相同时，表明写操作比读操作多进行了一次循环，此时异步FIFO处于写满状态。空满状态的行为描述如下：full = 1 when (wr_addr(4) /=
33、 rd_addr(4) and (wr_addr(3 downto 0) = rd_addr(3 downto 0)empty = 1 when (wr_addr(4 downto 0) = rd_addr(4 downto 0)由于空满标志是通过比较同步后的读写指针产生的，那么就可能出现这样的情况：当同步写指针时，实际的写指针可能已经发生了变化，这意味着此时的写指针可能是一个无用的值。这样从读操作的角度来看，就会发生就会发生少写的的现象，也就是异步FIFO判定为读空时，FIFO实际上可能未空，因为写操作可能正在发生，写指针仍在变化，但这从读操作的角度是“看不到的”；同理从写操作的角度来看，也
34、会出现类似的情况，即异步FIFO判定为写满时，FIFO实际上可能未满。上述的情况被称为保守的报告，当FIFO未空时判定FIFO读空，而阻止读操作的继续进行；当FIFO未满时判定FIFO写满，而阻止写操作的继续进行。这种情况从存储器的角度来看，存储器的存储空间好像变小，然而这种情况是毫无坏处的，能很好的避免错误的发生，因为当FIFO真的读空或写满了，而不去阻止读操作或写操作的进行将会出现多读或溢出的错误，影响异步FIFO的性能2。读空、写满状态判定的VHDL设计程序分别见附录。空满标志产生模块的顶层设计电路如图3-7所示，其中empty_cmp模块和full_cmp模块分别是读空标志判定模块和写
35、满标志判定模块。将该顶层电路编译成功后生成的空满标志产生模块如图3-8所示。图3-7 空满标志产生模块顶层电路图图3-8 空满标志产生模块3.5 双端口RAM本课题设计的异步FIFO的存储器是一个存储深度为128 bit，数据宽度为8 bit的双端口RAM，该RAM使用Altera的Mega Wizard Plug-In Manager工具定制，定制主要参数设置过程如下：（1）打开Mega Wizard Plug-In Manager对话框，选择“Create a new custom megafunction variation”定制新的宏功能模块。（2） 定制完新的功能模块后选中Memor
36、y compiler下的RAM：2-PORT生成双端口RAM。然后选择Cyclone II器件和VHDL文件格式，输入RAM存放路径和模块名。（3） 生成RAM后在RAM功能设置界面的ram端口点击“With one read port and one write port”，选择一个读端口和一个写端口。存储方式选择bit方式，即“As a number of bits”。（4） 双端口RAM的存储深度选择128 bit，数据线宽度选择8 bit。（5） 设置完存储深度和数据宽度后进入时钟设置界面，选择独立的读写时钟，并添加读使能。（6） 在寄存器设置界面选中“Which ports shou
37、ld be registered?”栏下第三个选择框，增加输出寄存器。（7） 定制生成的双端口RAM外部接口如图3-9所示。图3-9 双端口RAM外部接口第四章 时序仿真与实现4.1 模块整合本课题采用层次化、描述语言和图形输入相结合的方法设计异步FIFO电路，该系统被分为同步模块、格雷码计数模块、格雷码自然码转换模块、空满标志产生模块和双端口RAM几部分，上一章节已经完成了各模块的编写及时序仿真测试。将各模块整合后的异步FIFO电路的顶层实体如图4-1所示，其中gray模块是格雷码计数器模块，G2B模块是格雷码自然码转换模块，full_empty是空满标志产生模块，dram模块是双端口RAM
38、。图4-1 异步FIFO顶层电路图4.2 时序仿真及功能测试本课题使用Quartus II 9.0软件的波形编辑器对设计的异步FIFO电路进行时序仿真，并根据仿真波形对各模块功能进行测试，确认该异步FIFO是否满足设计要求。4.2.1 复位功能软件仿真与测试对于复位功能的时序仿真测试波形如图4-2所示。从图中可以看出，当系统运行后，复位端置1，即不按下复位键时，异步FIFO系统正常工作；当复位端置0，即按下复位键后，无论读写使能信号处于什么状态，数据输出始终不变，异步FIFO处于读空状态。该仿真波形表明所设计的异步FIFO电路的复位键能控制系统的全局操作，复位功能达到了预期的设计要求。图4-2
39、 复位功能时序仿真测试波形4.2.2 写操作功能时序仿真与测试对于写操作功能的时序仿真测试波形如图4-3所示。从图中可以看出，将系统复位端置1，将写使能置位，读使能复位，经过一段时间后，数据输出始终不变，读空标志始终为0，写满标志始终为1，这表明异步FIFO电路始终处于写满状态。该仿真波形表明写使能端控制系统只进行写操作写入数据，由于不进行读操作，一段时间后双端口RAM存储器存储单元会始终处于写满状态，这表明所设计的异步FIFO电路的写操作功能达到了预期的设计要求。图4-3 写操作功能时序仿真测试波形4.2.3 读操作功能时序仿真与测试对于读操作功能的时序仿真测试波形如图4-4所示。从图中可以
40、看出，将系统复位端置1，将写使能复位，读使能置位，数据输出始终不变，写满标志始终为0，读空标志始终为1，这表明异步FIFO电路始终处于读空状态。该仿真波形表明读使能端控制系统只进行读操作读取数据，由于不进行写操作，双端口RAM存储器存储单元会始终处于读空状态，这表明所设计的异步FIFO电路的读操作功能达到了预期的设计要求。图4-4 读操作功能时序仿真测试波形4.2.4 异步FIFO电路整体功能软件仿真与测试对于异步FIFO电路整体功能的时序仿真测试波形如图4-5和图4-6所示，其中图4-5的输入的读时钟频率是写时钟频率的2倍，图4-6的输入的写时钟频率是读时钟频率的2倍。对于图4-5，将系统复
41、位端置1，将读写使能均置位，一段时间后异步FIFO间歇性处于读空状态，但始终不处于写满状态，输出数据队列与输入数据队列相同，但会有一定的延时。这表明系统能同时进行读写操作，由于读操作速度快于写操作，所以异步FIFO只会处于读空状态，而不会进入写满状态。另外，输出数据队列与输入数据队列相同，也表明该电路实现了先入先出的功能，输入输出队列之间的延时是由同步电路和程序的运行时间造成的。对于图4-6，将系统复位端置1，将读写使能均置位，一段时间后异步FIFO间歇性处于写满状态，但始终不处于读空状态，输出数据队列与输入数据队列相同，但会有一定的延时。和图4-5相似，这同样表明系统同时进行了读写操作，由于
42、写操作速度快于读操作，异步FIFO只会处于写满状态，而不会进入读空状态。输出数据队列与输入数据队列相同，同样说明电路实现了先入先出的功能，队列之间的延时依然是由同步电路和程序的运行时间造成的。图4-5和图4-6的仿真波形表明所设计的异步FIFO电路的整体功能达到了预期的设计要求。图4-5 异步FIFO系统时序仿真测试波形1图4-6 异步FIFO系统时序仿真测试波形24.2.5 时序仿真结果总结从上述时序仿真测试结果可以看出，该异步FIFO电路在硬件逻辑设计方面实现了所有的预期设计功能，能快速准确的判定FIFO存储器的空满状态，并能通过外部读写使能控制系统内部读写操作，实现宽度为8 bit的数据
43、队列在两个独立的异步时钟域之间进行先进先出的数据传输。第五章 硬件仿真与实现5.1 外部电路焊接由于本课题使用EP2C5T144C8N核心板最小系统，其外设远不能满足设计要求，所以仍需焊接相应的外设电路板来连接开发板以完成异步FIFO电路的硬件实物设计。本课题除使用开发板自带的按键作为系统复位键外，仍需焊接两个拨动开关作为读写使能控制键，拨动开关原理图如图5-1所示。另外，在外设板上还需要焊接一定数量的引脚来作为相应的读写时钟输入端和数据输入输出端，焊接完成的外设电路板如图5-2所示。对于图5-2所示拨码开关，向上拨码为0，向下拨码为1，其中1号开关为写使能控制开关，2号开关为读使能控制开关，
44、3、4号开关为预留的无用开关。开发板电路的（18-19，A-C）区域引脚为写时钟输入引脚，（08-09，A-C）区域引脚为读时钟输入引脚，（26，M-O）区域引脚为Vcc引脚，（13-14，H）区域引脚为控制信号输入引脚，（01，M-O）区域引脚为接地引脚，（24-26，W-D（右）区域引脚为输入数据引脚，（18-19，C-E（右）区域引脚为写满状态（full）引脚，（08-09，C-E（右）区域引脚为读空状态（empty）引脚，（01-03，W-D（右）区域引脚为输出数据引脚。.GND拨码开关1004.7k控制信号输入.Vcc图5-1 拨动开关原理图图5-2 外设电路板5.2 引脚分配焊接好
45、外设电路板后，将外设电路板使用杜邦线接入EP2C5T144C8N最小系统核心板。但在此之前，仍需对设计的异步FIFO电路进行相应的引脚分配，使系统下载入核心板后能按照设计要求正常工作，外设电路板也需根据引脚分配情况，将相应功能区域引脚接入核心板。本设计使用Quartus II 9.0软件里的Pin Planner工具栏分配电路引脚，分配完成后的引脚如表5-1所示。其中rst引脚分配为144引脚，其对应为核心板的自带按键，本设计使用此按键作为系统复位键。引脚分配完成后点击Settings工具栏，找到里面的Device选项栏，选中Device and Pin Options工具栏，将未用引脚设置为
46、高阻态，防止未用引脚出现其他状态而对设计电路的功能测试产生干扰，将nCEO端口设置为IO口。完成这些设置后点击Start Compilation进行编译，编译成功后电路图中各端口处显示相应的引脚编号如图5-3所示。表5-1 异步FIFO电路引脚分配表图5-3 异步FIFO端口引脚分配完成5.3 调试电路设计5.3.1 调试电路介绍完成引脚分配后，按照引脚相应的功能设计，使用杜邦线将外设电路板与核心板连接，连接完成后的异步FIFO电路硬件实物如图5-4所示。其中（18-19，A-C）区域引脚为写时钟输入端，（08-09，A-C）区域引脚为读时钟输入端，（24-26，W-D（右）区域引脚为输入数据端，（18-19，C-E（右）区域引脚为写满标志（full）输出端，（08-09，C-E（右）区域引脚为读空标志（empty）输出端，（01-03，W-
