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1、毕业设计论文高速数据采集系统信息技术学院 电子信息科学与技术姓名：陈指导教师：高速数据采集系统作者：陈玲 指导教师：论文摘要:介绍了一种基于FPGA（现场可编程门阵列）和FIFO（先入先出存储器）的多通道高速AD数据采集系统的设计方法，并给出了这种数据采集方法的硬件原理电路和主要的软件设计思路。本系统的特点在于该系统在单片机的控制下实现高速数据采集，采样频率可达12 MHz。该系统可靠性高，抗干扰能力强，造价低廉。采用该设计方法所设计的数据采集系统不但可以实现高速采集多通道的数据，而且还可以扩展模拟量的输入通道数。对于一般的高速数据采集系统而言，除了采用高速的A/D转换器、高速存储器等高速器件
2、之外，还要解决如何高速寻址、如何控制总线逻辑、如何进行高速存储以及如何方便地与PC机交换数据等问题。这些问题都是设计一个高速数据采集系统所要共同面对的问题。兼顾这些共性问题，笔者设计了一套以精确故障定位为目的的高速数据采集系统。Abstract: Introduced based on a CPLD (complex programmable logic devices) and FIFO (first in first out memory), multi-channel high-speed data high-speed system design A/D methods, and me
3、thods of providing such data collection hardware circuit and the main principles of software design ideas. Characteristics of the system lies in the system of control in Chanpianji achieve high-speed data collection, sampling frequency to 12 MHz. The high reliability of the system, anti-interference
4、 capability is strong, prices are low. The design methodology used to design the data collection system can achieve high-speed multi-channel data acquisition, simulation, but can also expand the volume of a few passages. High-speed data acquisition system in general, in addition to using high-speed
5、A/D, high-speed, high-speed memory devices, but also how to solve the high-speed Xinzhi, how to control the bus logic, how to facilitate high-speed storage and data exchange with a PC. These problems are designed to be a high-speed data acquisition system common problems. Both of these common proble
6、ms, the authors designed a precise breakdown as to the purpose of high-speed data acquisition systems.关键词：FPGA高速数据采集系统 单片机目录第一章绪论21.1发展前景及研究意义2第二章系统硬件设计42.1系统设计原理框图42.2设计基本思想42.3.1AT89C51简介52.3.2FIFO存储器件IDT72V2113简介72.3.3FPGA芯片简介102.3.4AD转换芯片TLC5510的简介122.3.5串口RS232的简介16第三章系统设计原理及工作原理163.1AD转换工作原理16
7、3.2关于FPGA的简介173.2.1FPGA的概述173.3FPGA实现硬件采样的原理183.4显示电路的工作原理193.4.1七段显示器的原理193.4.2静态显示接口21第四章数据采集软件设计224.1数据处理23第五章结束语24第六章 附录256.1系统设计总体流程图256.2系统设计程序276.3系统总体电路图286.4参考文献：29第一章绪论1.1发展前景及研究意义现代工业生产和科学研究对数据采集的要求日益提高。计算机技术的发展为现代大工业的发展提供了硬件保障。工业应用系统对作为控制的计算机也提出了新的要求。一方面要求主控机处理的数据更多，速度也更快；另一方面由于应用系统复杂程度不
8、断提高，控制单元种类很多，速度有快有慢，要求主控机有较强的适应性。总线技术的发展为各种系统的设计提供了很大方便，提高了系统运行的速度，用户可以进行各种组合。PC机总线通常联接到PC微机的扩展槽再经插槽为外设提供IO通道，速度和可靠性都很高。主机板通过扩展槽这种开放式的总线体系与各种外围设备进行信息交换。IBM的16位工业标准ISA总线是在工业生产中广为使用的工控机系统总线，这种总线的技术已经很成熟并被广泛采用。目前不同性能指标的通用或专用的数据采集系统，在各种领域中随处可见。但是，由于成本或技术开发等众多因素的影响，一般的数据采集系统其速度和通道数不能满足一些特殊领域的测试要求，或者满足这些要
9、求的系统又由于成本相当高而市场推广的难度加大。高速数据采集是目前数据采集的发展方向。随着微电子技术飞速发展，电子器件运行速度有了很大的提高，几十兆采样频率的AD逐渐得到广泛的应用。但是，数据传输和存储一直制约着数据采集系统向更高速度上的发展。因此，如何进行高速的数据传输和存储是大容量连续数据采集系统的技术关键。目前一般是从两个方面进行考虑：1 采用高速传输协议，例如PCI、USB2.0、1394等高速的数据传输协议，将采样数据传送到主机，然后进行后续处理；2 采用高速度、大容量的存储器件，如SDRAM、SBSRAM、FIFO等,将采样数据存储在采集板上直接进行处理。其中高速FIFO就是硬件上得
10、到广泛使用的一种存储器件，因此我们采用了高速的FIFO 器件IDT72V2113。对于一般的高速数据采集系统而言，除了采用高速的A/D转换器、高速存储器等高速器件之外，还要解决如何高速寻址、如何控制总线逻辑、如何进行高速存储以及如何方便地与PC机交换数据等问题。这些问题都是设计一个高速数据采集系统所要共同面对的问题。本文介绍的高速数据采集，实现了数据的高速数据采集、数据存储、数据分析等。使CPU能控制和协调外设的运行，并提出了一种解决慢速外设和高速CPU时序之间矛盾的方法。可以应用于高频数据的采集、分析处理。1.2方案论证：随着单片机构成的较小系统中对信号进行实时处理（如谐波分析等）已经成为可
11、能，且越来越受到人们的重视。这就要求作为最底层的数据采集系统，既要具有很高的采样速率，又要能提供更丰富的原始数据信息。 常规采集方案为：（1）由单片机直接控制的采集方案，这是最简单最常用的控制方案。由于每次采样都要有单片机的参与，需占用单片机的时间，影响其数据处理，而且对于多通道、多个AD转换器的控制，因所需处理的信息更多，则更加不方便。（2）由DMA控制的采集方案。此方案硬件电路复杂，若与单片机配合使用，需要单片机具有总线挂起功能（Hold功能），否则还需要进行总线切换。在总线挂起的时候，单片机就不能访问外部存储器和外部端口，如果单片机要访问外部数据，也只能等待总线的释放，这样就带来很多不方
12、便，也影响数据的及时处理。在电力系统的微机检测系统中或者其他数据巡检系统中，需要对多通道的数据作快速的采集分析，尤其是对于实时性很强的系统，更要求采集获得的数据必须实时准确地反映系统的运行情况，例如，故障滤波和实时在线监测系统。本文提出了一种易与各种单片机系统接口的由纯硬件电路控制的多通道高速数据采集系统。它的自动采样硬件电路主要采用FPGA（Field Programmable Gate Array）和FIFO（First In First Out）技术设计而成。该装置可以实现多路模拟量的高速采集，每一个模数转换器（ADC）可以采集10个通道的数据，并且多个模数转换器件的输出可以以总线形式进
13、行扩展。第二章系统硬件设计2.1系统设计原理框图多通道高速AD数据采集系统的设计原理框图如图1所示：图2.1高速数据采集系统原理框图2.2设计基本思想图中模拟量经过低通滤波器预处理后，再进入采样保持器（SH），经多路开关（Multichannel Switches）分时切换进入模数转换器，通过单片机的触发，在FPGA器件的控制下，进入一次循环采样，并将采样数据依顺序打入FIFO器件，单片机在每个采样结束后直接从FIFO芯片中读出数据即可。该多通道高速AD数据采集系统的设计核心就是在单片机的每一个定时中断时，从FIFO芯片中读入采样数据后，复位FIFO器件，触发FPGA进行硬件时序控制采样，采样
14、过程不需要单片机的参与，单片机可以并行处理主程序中的数据。高速数据采集的数据存放在双口RAM中，需要向PC机传送数据。通过对单片机来读SRAM中的数据，而没有采用对存储器的操作办法。当读入数据满时，发出信号停止采样。PC系列微机系统的端口地址空间为0003FFH，这些地址通过对A0A9这10根地址线译码生成。系统预留给用户的地址为30031FH，作为用户IO口的扩展。AEN参与译码 ，当AEN0时，才有效，表明此时由CPU行使总线控制权。2.3芯片介绍2.3.1AT89C51简介AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROMFalsh Programmable and
15、Erasable Read Only Memory）的低电压，高性能CMOS8位微处理器。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51 指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。图2.2单片机结构图1主要特性：与MCS-51 兼容 4K字节可编程闪烁存储器 寿命：1000写/擦循环数据保留时间：10年全静态工作：0Hz-24Hz三级程序存储器锁定128*8位内部RAM32可编程I/O线两个16位定时器/计数器5个中断源 可编程串行通
16、道低功耗的闲置和掉电模式片内振荡器和时钟电路 2管脚说明：VCC：供电电压。GND：接地。P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。P1口：P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。P1口管脚写入1后，被内部上拉为高，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在FLASH编
17、程和校验时，P1口作为第八位地址接收。 P2口：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。P2口在FLASH编程和校验时接收高八位地址信号和控制信号。P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个
18、TTL门电流。当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。P3口也可作为AT89C51的一些特殊功能口，如下表所示：口管脚 备选功能P3.0 RXD（串行输入口）P3.1 TXD（串行输出口）P3.2 /INT0（外部中断0）P3.3 /INT1（外部中断1）P3.4 T0（记时器0外部输入）P3.5 T1（记时器1外部输入）P3.6 /WR（外部数据存储器写选通）P3.7 /RD（外部数据存储器读选通）P3口同时为闪烁编程和编程校验接收一些控制信号。RST：复位输入。当振荡器复位器件时，要保持RST脚
19、两个机器周期的高电平时间。ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的地位字节。在FLASH编程期间，此引脚用于输入编程脉冲。在平时，ALE端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的1/6。因此它可用作对外部输出的脉冲或用于定时目的。然而要注意的是：每当用作外部数据存储器时，将跳过一个ALE脉冲。如想禁止ALE的输出可在SFR8EH地址上置0。此时， ALE只有在执行MOVX，MOVC指令是ALE才起作用。另外，该引脚被略微拉高。如果微处理器在外部执行状态ALE禁止，置位无效。/PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个机器周
20、期两次/PSEN有效。但在访问外部数据存储器时，这两次有效的/PSEN信号将不出现。/EA/VPP：当/EA保持低电平时，则在此期间外部程序存储器（0000H-FFFFH），不管是否有内部程序存储器。注意加密方式1时，/EA将内部锁定为RESET；当/EA端保持高电平时，此间内部程序存储器。在FLASH编程期间，此引脚也用于施加12V编程电源（VPP）。XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。XTAL2：来自反向振荡器的输出。3振荡器特性XTAL1和XTAL2分别为反向放大器的输入和输出。该反向放大器可以配置为片内振荡器。石晶振荡和陶瓷振荡均可采用。如采用外部时钟源驱动器件，
21、XTAL2应不接。有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。4芯片擦除整个PEROM阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持ALE管脚处于低电平10ms 来完成。在芯片擦操作中，代码阵列全被写“1”且在任何非空存储字节被重复编程以前，该操作必须被执行。此外，AT89C51设有稳态逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的掉电模式。在闲置模式下，CPU停止工作。但RAM，定时器，计数器，串口和中断系统仍在工作。在掉电模式下，保存RAM的内容并且冻结振荡器，禁止所用其他芯片功能，直到下一个硬
22、件复位为止。2.3.2FIFO存储器件IDT72V2113简介高速数据采集是目前数据采集的发展方向。随着微电子技术飞速发展，电子器件运行速度有了很大的提高，几十兆采样频率的AD逐渐得到广泛的应用。但是，数据传输和存储一直制约着数据采集系统向更高速度上的发展。因此，如何进行高速的数据传输和存储是大容量连续数据采集系统的技术关键。目前一般是从两个方面进行考虑：1 采用高速传输协议，例如PCI、USB2.0、1394等高速的数据传输协议，将采样数据传送到主机，然后进行后续处理；2 采用高速度、大容量的存储器件，如SDRAM、SBSRAM、FIFO等,将采样数据存储在采集板上直接进行处理。其中高速FI
23、FO就是硬件上得到广泛使用的一种存储器件，在此详细介绍了美国IDT公司的IDT72V2113的内部结构、主要功能及其使用方法，并就如何实现多片72V2113的字长和深度扩展的软件和硬件连接给出详细的说明。1) IDT72V2113功能介绍IDT72V2113是由美国IDT公司生产的高速大容量先进先出存储器件。其最高工作频率为133MHz；容量为512K 字节，可以通过引脚方便的将容量设置成512K 9bit或者256K 18bit两种方式；IDT72V2113可以设置标准工作模式或者FWFT（Fist Word Fall Through）工作模式，并提供全满、半满、全空、将满以及将空等五种标志
24、信号。图2.3 IDT72V2113内部原理图IDT72V2113的内部结构如图2.3所示，主要由一个内部RAM阵列以及读写控制单元、读写指针单元、输入输出寄存器、标志信号以及复位单元组成。其内部RAM阵列采用先进先出设计技术，外部数据首先存到输入数据寄存器，再传送到RAM阵列，依次保存，数据的先后顺序通过修改写指针确认。RAM阵列始终检测输出数据寄存器的状态，一旦为空，RAM阵列的数据送到输出数据寄存器，外部设备可以直接从输出数据寄存器读出数据，数据的读顺序通过读指针来控制。通过设置输出使能引脚为高状态来禁止数据的输出，以减低芯片的功耗。为了方便数据的读写，IDT72V2113还增加了一些对
25、数据读写的控制信号，包括读写使能、读写时钟以及字宽控制等。2）IDT72V2113的字长和字深扩展大容量数据存储是高速数据采集系统迫切需要解决的问题，例如，一个20M采样速率、8位的ADC，在一秒钟的时间内所采集到的数据量是20M字节，虽然IDT72V2113的单片容量是512K 9 bit，可以很好的满足一般的数据采集系统的需要，但是，对于高速、无间隔的数据采集系统来说，一片的容量是不够的。IDT72V2113便于扩展的特性可以很容易地解决这个问题。其容量扩展可以分为字长扩展和深度扩展，且不需要外部控制电路，很方便电路设计及软件开发。 IDT72V2113的字长扩展IDT72V2113的字长
26、扩展比较简单，只要把各个芯片的控制信号连在一起就可以实现。这里需要注意的是 EF/IR和FF/OR两个引脚，在标准模式下这两个管脚的功能为EF和FF，把各个芯片这两个管脚分别相与；在FWFT模式下，这两个管脚功能为IR和OR，把各个芯片的这两个管脚分别相或，这样就可以确保同步读写每一个IDT72V213。IDT72V2113的深度扩展IDT72V2113的深度扩展方式仅适用于FWFT工作模式。两片IDT72V2113的字深扩展的硬件连接如图2.4所示。其中，传输时钟可以选择写时钟和读时钟中频率高的那个时钟信号。工作原理为：当有数据写入第一片FIFO中后，其输出允许信号（OR）低有效，从而使第二
27、片FIFO的写使能信号有效；同时，只要第二片FIFO中仍有空间，它的输入允许信号（IR）有效（低有效），从而使第一片FIFO的读使能信号（REN）有效，这样，在传输时钟的驱动下，数据由第一片FIFO向第二片FIFO传送，直到第二片FIFO写满为止，以后的数据将储存在第一片FIFO中。通过深度扩展，两片IDT72V2113可形成容量为1M 9 bit的数据缓冲。3）IDT72V2113的容量扩展实例IDT72V2113不仅可以通过字长扩展和深度扩展来实现容量扩展，而且可以将两者结合起来，进行更大容量的扩展，如用四片IDT72V2113扩展成容量为1M 18 bit的数据缓冲，连接图如图2.5所示
28、。 图2.5 容量扩展示例2.3.3FPGA芯片简介本数据采集的设计中，选用一片FLEX10K系列芯片EPF10K130V EPF10K130B来实现时序发生器的功能 。FLEX 10K是ALTERA公司研制的第一个嵌入式的PLD，它具有高密度、低成本、低功率等特点，是当今ALTERA CPLD中应用前景最好的器件系列之一。它采用了重复可构造的CMOS SRAM工艺，并把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时可结合众多可编程器件来完成普通门阵列的宏功能。每一个FLEX 10K器件均包括一个嵌入式阵列和一个逻辑阵列，因而设计人员可轻松地开发集存贮器、数字信号处理器及特殊逻辑等强大功
29、能于一身的芯片。FLEX10K系列是Altera公司新近开发的一种高性能可编程逻辑器件系列，它的结构特点使之有很多新颖的功能，尤其适合于数字信号处理系统应用。 1）FLEX10K系列主要具有以下特点： 是第一种商品化的具有嵌入阵列（embeded array）的可编程逻辑器件 系列，可以高效实现片内存储器和复杂逻辑函数。 高容量，单片集成度为1万10万等效逻辑门，具有7205392个片内寄 存器，可以在不占用内部逻辑资源的条件下实现6,14424,576 bits的片内 存储器。 具有灵活的内部连线资源，内部模块间采用高速、延时可预测的快速通道连接，逻辑单元间具有高速、高扇出的级联链和快速进位
30、链，片内还有三态网络和6个全局时钟以及4个全局清零信号。 丰富的I/O资源，每个I/O管腿可以选择为三态控制或集电极开路输出，还可以通过编程控制每个I/O管腿的速度以及I/O寄存器的使用。采用0.5微米三层金属SRAM工艺，配置信息由片外存储器或主机提供，可以灵活实现在线动态重构功能。片内包含符合IEEE标准的边界扫描测试（BST）电路。对3.3V和5V电源兼容，并具有低功耗工作模式。灵活的封装形式，具有84560管腿的多种封装，并且该系列内同一封装的不同型号芯片管腿兼容。Altera公司的FLEX10K是工业界第一个嵌入式的PLD，具有高密度、低成本、低功率等优点。器件的主要结构特点是除主要
31、的逻辑阵列块（LAB）之外，首次采用了嵌入阵列块（EAB）。每个阵列块包含8个逻辑单元（LE）和一个局部互连。一个LE又由四输入查找表（LUT）、一个可编程寄存器和专用的载运和级联功能的信号通道所组成。 在FLEX10K器件中，把每一组逻辑单元（8个LE）组成一个逻辑阵列块（LAB），所有的逻辑阵列块（LAB）排成行和列。在一行里还包含一个单一的EAB。多个LAB和多个EAB采用快速通道互相连接。 嵌入式阵列块（EAB）是FLEX10K系列器件在结构设计上的一个重要部件。它是一个输入端口和输出端口都带有寄存器的一种灵活的RAM块，嵌入阵列块（EAB）组成的规模和灵活性对比较多的内存是适宜的。采
32、用可编程的带有只读平台的嵌入阵列块（EAB）在配置期间可执行逻辑功能并建立一个大的查找表（LUT），在这个查找表里用查找的结果执行组合逻辑函数，而不用计算它们。显然，用这种组合逻辑函数执行比通常在逻辑里应用算法执行要快，而且专用EAB容易应用，并且快速提供可能预测的延迟。该系列芯片是ALTERA公司典型的可通过JTAG在线编程的FPGA器件。外部时钟信号作为FPGA时序发生器的基准信号，所有时序信号的产生都是以此为基础的。EPF10K130V EPF10K130B芯片内部分为两部分：一部分是信号处理控制时序发生器，它为信号处理(如A/D转换、数字信号存取等)提供各种同步控制时序；另一部分是驱动
33、时序发生器，它根据具体驱动时序逻辑的要求，产生工作所需的驱动信号，并通过积分控制信号设定不同的积分周期，同时它还为信号处理控制时序的产生提供时钟控制信号。该数据采集系统有三种工作状态：数据采集系统初始化；数据采集过程；机读取信号过程。每个FLEX 10K中的EAB均含有2048bit的RAM。另外，每个EAB单元中还包括数据区、总线和读/写控制等几部分。图2.6所示为EAB单元的内都结构。数据区是EAB的核心部分，每个EAB包含2048bit的RAM，同时又可根据数据线/地址线的不同设置将其宽度调整为20481bit，10242bit，5124bit，2568bit等。总线是指EAB中所包括的
34、三条总线，即输入数据总线、地址总线和输出数据总线。其中输入数据总线可以配制成8bit、4bit、2bit或1bit位宽；地址总线同数据总线相适应，具有8bit、9bit、10bit或11bit位宽；而输出数据总线则与输入总线相对应，这三条总线都设计有同步/异步两种工作方式。第三部分为读/写控制部分。当EAB用于异步RAM电路时，必须外加RAM写使能信号WE，以保证数据和地址信号满足其时序要求，而当EAB用作同步RAM时，它可以产生相对其全局时钟信号的WE信号。EAB的RAM与EPGA中的分布式RAM不同，FLEX 10k EAB能够信号可预测的定时关系，而且EAB的写使能信号（WE）即可与输入
35、时钟同步工作，也可以异步工作。另外，EAB还包含用于同步设计的输入寄存器、输出寄存器和地址寄存器。EAB的输出可以是寄存器输出，也可以是组合输出，EAB RAM的大小很灵活，因此，它既可以配置成2568、5124，也可以配置成10242或20481。FLEX 10K器件的EAB资源如表1所列。EAB的RAM资源较为丰富，可用来设计RAM、FIFO及双端口RAM等许多应用电路。表1 FLEX 10K器件EAB资源器件型号EAB的个数EPF10K10 EPF10K10A3EPF10K206EPF10K30 EPF10K30A EPF10K30B6EPF10K408EPF10K50 EPF10K50
36、V EPF10K50B10EPF10K709EPF10K100 EPF10K100A EPF10K100B12EPF10K130V EPF10K130B16一片FPGA可以替代原来的几十个分立元件来实现数据采集系统中各种驱动和控制时序逻辑，而且FPGA还允许设计编程保密位。采用FPGA有利于减小系统电路板的面积、提高系统的安全保密性、降低系统功耗和保证产品的质量。总之，时序发生器的可编程特性使其能够最大程度地满足用户的不同要求。2.3.4AD转换芯片TLC5510的简介AD转换器采用TI公司的T LC 5510芯片。TLC 5510为5V电源、8bit、20Msps的高速并行A/D转换器，最大
37、量程为2V。（） 的引脚说明为引脚、表贴封装形式（）。其引脚排列如图所示。各引脚功能如下：模拟信号地； ：模拟信号输入端；：时钟输入端；：数字信号地；：数据输出端口。为数据最低位，为最高位；：输出使能端。当为低时， 数据有效，当为高时，为高阻抗；：模拟电路工作电源；：数字电路工作电源； ：内部参考电压引出端之一，当使用内部电压分压器产生额定的基准电压时，此端短路至端；：参考电压引出端之二；：参考电压引出端之三； ：内部参考电压引出端之四，当使用内部电压基准器产生额定的基准电压时，此端短路至端。（） 的内部结构及工作过程的内部结构如图所示。由图中可以看出：模数转换器内含时钟发生器、内部基准电压分
38、压器、套高位采样比较器、编码器、锁存器、套低位采样比较器、编码器和个低位锁存器等电路。的外部时钟信号通过其内部的时钟发生器可产生路内部时钟，以驱动组采样比较器。基准电压分压器则可用来为这组比较器提供基准电压。输出信号的高位由高位编码器直接提供，而低位的采样数据则由两个低位的编码器交替提供。的工作时序时钟信号在每一个下降沿采集模拟输入信号。第次采集的数据经过个时钟周期的延迟之后，将送到内部数据总线上。在工作时序的控制下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。低比较
39、块在第三个时钟周期的上升沿的最后确定低位数据。高位数据和低位数据在第四个时钟周期的上升沿进行组合，这样，第次采集的数据经过个时钟周期的延迟之后，便可送到内部数据总线上。此时如果输出使能有效，则数据便可被送至位数据总线上。由于的最大周期为，因此，数模转换器的最小采样速率可以达到。在电路中，模拟电源VDDA和数字电源VDDD相互独立。VDDA与数字地AGND之间及VDDD与模拟地DGND之间都用4.7电容、0.1电容和铁氧磁环去耦和消除电源的纹波。AGND与DGND分开，以避免数字信号给模拟信号带来噪声。放大后的视频信号直接加在TLC5510的19脚。TLC5510的时钟信号由TMS320F206
40、的时钟信号输出脚CLKOIU1提供。（3）在线阵数据系统中的应用图2.8 为的典型外接电路。图中的为高频磁珠，模拟供电电源经为三部分模拟电路提供工作电流，以获得更好的高频去耦效果。在用该数据采集系统采集数据的过程中，当系统输入端输入模拟信号时，在由时序发生器产生的转换控制时钟的同步控制下， 会将差动放大、低通滤波后的模拟信号实时地转换为与其模拟幅值相对应的数字信号，当的输出使能 为低电平且高速数据存储器的地址译码控制和写控制均有效时，系统可将转换结果存入高速数据存储器，以等待机的读取。为了使系统输入的模拟信号能够正确可靠的转换和存储，在设计过程中，对的工作控制时钟、输出使能及高速数据存储器的地
41、址译码控制时钟、读写控制时钟的周期做了具体的时间预算，并对它们之间的逻辑相位关系做了详细的研究。根据预算，将时序发生器内部的计数器、比较器、逻辑门以及触发器等进行逐级分频和逻辑组合，从而使其产生正确可靠的时序逻辑。系统及数据分析实验证明，采用作为转换芯片，其接口电路简单实用，使用方便，稳定性好。2.3.5串口RS232的简介采用RS-232标准的通信连接，电平转换芯片采用MAX232。RS-232是目前串行通信中最常用的总线，其标准RS-232C是美国电子工业协会EIA制定的串行物理接口协议。RS表示EIA的“推荐标准”，232为标准编号。RS-232接口的特征是负逻辑，单端驱动，共地接收，只
42、适用于点对点通信。当信号线上的电平-3V-15V时，表示逻辑“1”；当信号线上的电平为+3v+15V时，表示逻辑“0”。通信双方使用一条公共信号地线作电平参考。RS-232C标准规定，驱动器负载电容不超过2500pF，通信距离受此电容的限制。另外，RS-232属于单端信号传送，存在共地噪声和不能抑制的共模干扰；因此其通信距离限15m以下，通信速率限于20Kbps以下。 第三章系统设计原理及工作原理3.1AD转换工作原理AD转换器采用TI公司的T LC 5510芯片。TLC 5510为5V电源、8bit、20Msps的高速并行A/D转换器，最大量程为2V。TLC5510的工作特点是：以流水线方式
43、工作，在每一个clk周期都启动一次采样，完成一次采样；每次启动采样是在clk的下降沿进行，不过采样转换结果的输出却在2.5个周期后，如果计算上输出时延Tdd，从采样到输出需经2.5*Tclk+Tdd。对于需要设计的采样控制器，可以认为，每加一个采样clk周期，A/D就会输出一个采样数据。当采样时钟为高电平时，A/D转换器处于跟踪状态；时钟下降沿时，输入信号被保持，A/D转换器进入转换状态，转换数据延迟2.5个时钟周期后在时钟上升沿输出。这样对于A/D采样，每一个时钟到来时就会有采样数据输出。因此TLC5510除了数据线外，还包含一个输出允许接口信号。对于一个数据采样系统关键的是地址产生电路和采
44、样时钟产生电路，传统的采样大多是借助于逻辑芯片来分别实现这两部分电路。而这里引入软件采样的概念，即利用软件编程的方法来分别产生A/D采样所需的时钟脉冲和地址信号。控制采样的指令如下。 LD 起始地址，ARPT 每行采样点数 WRITE Smem多通道高速AD数据采集系统的采样部分的原理框图如图3.1所示。它由一片多路模拟开关MAX306，一片TLC5510，构成了一个数据转换单元。MAX306是一个16路的多路模拟开关，为了减小采样误差， TLC采用内部25V电压基准源，输入接到TLC5510的数据线上，输出接到连接FIFO的输入数据总线上，可以将多个这样的数据转换单元并接到总线上，通过每个单
45、元的74HC245的使能脚选通。由于设计上是可以扩展的，即，将多个数据转换单元数据输出总线并联接到FIFO的输入总线上，所以，采用将TLC5510的BUSY位作为数据位最低位读入。由于可以是多通道多AD转换器的工作模式，在设计时已经考虑到采样保持及转换时间的要求，并给出了一定的裕度，定时采样时不必判断AD转换是否完成，而直接读取总线上的数据。在数据处理时，判断最低位是否为0来确定本次采样数据是否有效，如果有效，则右移一位得到有效数据，当然，这样会降低采样精度，但对一般的数据处理系统，8位也已经足够了。如果无效，则舍弃本次采样数据，并累加无效次数，计数超过设定的次数，则应发出告警，提示TLC55
46、10采样异常。3.2关于FPGA的简介3.2.1FPGA的概述FPGA是复杂的PLD，专指那些集成规模大于1000门以上的可编程逻辑器件。它由与阵列、或阵列、输入缓冲电路、输出宏单元组成，具有门电路集成度高、可配置为多种输入输出形式、多时钟驱动、内含ROM或FLASH(部分支持在系统编程)、可加密、低电压、低功耗以及支持混合编程技术等突出特点。而且CPLD的逻辑单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系简单，电路的延时就是单元本身和集总总线的延时(通常在数纳秒至十数纳秒)，并且可以预测。所以FPGA比较适合于逻辑复杂、输入变量多但对触发器的需求量相对较少的逻辑型系统。 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商
