《毕业设计（论文）基于CPLD的电梯控制器的设计.doc》由会员分享，可在线阅读，更多相关《毕业设计（论文）基于CPLD的电梯控制器的设计.doc（26页珍藏版）》请在三一办公上搜索。
1、南京信息职业技术学院毕业设计论文作者 学号 系部 电子信息学院 专业 无线电技术 题目 基于CPLD的电梯控制器的设计指导教师 评阅教师 完成时间： 2010 年 3 月 30日毕业设计(论文)中文摘要(题目)：基于CPLD的电梯控制器的设计摘要：济的高速发展，微电子技术、计算机技术和自动控制技术也得到了迅速发展，交流变频调速技术已经进入一个崭新的时代，其应用越来越广。电梯是现代高层建筑的垂直交通工具，其设计要求稳定性、安全性及高。随着人们生活水平的不断提高,对电梯的要求的也相应提高，电梯得到了快速发展，我国国产电梯多为继电器，本次设计的软件控制部分由Verilog来实现，研究、分析电梯的逻辑
2、关系，进而实现控制。通过合理的选择和设计，提高了电梯的控制水平，并改善了电梯运行的舒适感，使电梯达到了较为理想的控制效果。关键词：电梯；硬件描述语言；编译；仿真毕业设计(论文)外文摘要Title : CPLD-based elevator controller designAbstract: With the high-speed development of economy, micro electric technique technology of the computer and automatic control technology have been developed rapi
3、dly, exchange frequency conversion and adjust speed technology and already enter a brand-new era, its application is wider and wider. The lift is the vertical means of transportation of the modern skyscraper, its designing requirement stability , security and high. Living standard constant to raise
4、with people, requisition for lift too corresponding to improve, the lift has got the fast development, the domestic lift of our country is mostly relay control method, the software designed this time is controlled some to realize by Verilog, the logic relation of studying , analysing the lift , and
5、then realize control. Through rational choice and design , have improved the control level of the lift , has improved the comfort that the lift operates, make the lift reach the comparatively ideal control result.Keywords: lift Hardware Description Language Compiler Simulator目 录1 绪论51.1概述52 硬件控制62.1
6、 变频器的工作原理72.2 变频器的基本构成83 控制系统软件控制回路93.1 Verilog HDL及其特点93.2 控制回路设计103.2.1急停靠模块103.2.2 控制器系统123.2.3 信号消除控制实现153.2.4 判断响应163.2.5 管脚分配184 CPLD的电梯控制器优点19结 论20致 谢21参 考 文 献21附 录221 绪论电梯是标志现代物质文明的垂直运输工具、是机电一体化的复杂运输设备。它涉及电子技术、机械工程、电力电子技术、微机技术、电力拖动系统和土建工程等多个科学领域。目前，我国国产电梯大部分为继电器及PLC控制方式，继电器控制系统性能不稳定、故障率高，大大降
7、低了电梯的舒适性、可靠性和安全性，经常造成停梯，给乘用人员的生活和工作带来了很多不便，因而传统的电梯控制系统的更新势在必行；PLC（可编程控制器）在电梯控制中得到了广泛的应用。本次设计尝试用Verilog HDL实现电梯控制，可进行多层次的逻辑设计，也可进行仿真验证、时序分析等以保证设计的正确。1.1概述 每层电梯入口设有上下请求开关，电梯内设有乘客到达层次的停靠站请求开关。 设有电梯所在位置指示装置及电梯运行模式（上升或下降）指示装置。 电梯到达有停靠站的请求的楼层后，经过一秒电梯门打开，开门指示灯亮，开门四秒后，电梯门关闭（开门指示灯灭），电梯继续运行，直到执行完组后一个请求信号后停靠在当
8、前层。 能记忆电梯所有的内外的请求信号，并按照电梯的运行规则次序响应，每个请求信号保留至执行后消除。 电梯的运行规则：当电梯处于上升模式的时候，只响应比电梯所在位置高的上楼请求信号，有上而下逐个执行，直到最后一个上楼请求执行完毕，如果高层有下楼请求，则直接到有下楼请求的最高楼接客，然后便进入下降模式。当电梯处于下降模式时，则与上升到模式相反。 电梯初始状态为层，处在开门状态，开门指示灯亮。2 硬件控制控制系统硬件设计由调速系统设计和Verilog HDL控制系统设计两部分组成。本文主要介绍Verilog HDL控制系统的设计。其系统整体硬件框图如图2-1所示，调速系统接收到Verilog HD
9、L给出的速度信号后，控制曳引电机以给定的速度和转向运转。Verilog HDL控制系统根据现场信号的状态决定发给调速系统速度信号，决定开门、关门、松闸等，并给出相应显示。图2-1 控制系统硬件图2.1 变频器的工作原理在交流异步电动机的诸多调速方法中，变频调速的性能最好。调速范围大，静态稳定性好，运行效率高，采用通用变频器对鼠笼型异步电动机进行调速控制，由于使用方便、可靠性高并且经济效益显著，所以得到推广。一、变频调速的基本控制方式异步电动机的同步转速，即旋转磁场的转速为： n1=式中 n1同步转速（） f1 定子频率 （Hz） np磁极对数 而异步电动机的轴转速为： n=n1(1-s)=式中
10、异步电动机的转差率， 改变异步电动机的供电频率，可以改变其同步转速，实现调速运行。改变其同步转速，实现调速运行。对异步电机进行调速控制时，希望电动机的主磁通保持额定不变。磁通太弱，铁心利用不充分，同样的转子电流下，电磁转矩小，电动机的负载能力下降；磁通太强，则处于过励磁状态，使励磁电流过大，这就限制了定子电流的负载分量，为使电动机不过热，负载能力也要下降。异步电动机的气隙磁通（主磁通）是定、转子合成磁势产生的，下面说明怎样才能使气隙磁通保持恒定。2.2 变频器的基本构成变频器分为交交和交直交两种形式。交交变频器可将工频交流直接变换成频率、电压均可控制的交流，又称直接式变频器。而交直交变频器则是
11、先把工频交流电通过整流器变成直流电，然后再把直流变换成频率、电压均可能控制的交流电，又称间接式变频器。我们的目的是研究通用变频器，所以主要研究交直交变频器，以下简称变频器。变频器的基本构成如图2-2所示，由主回路（包括整流器，中间直流环节，逆变器）和控制回路组成。 图2-2 变频器的基本构成主回路：是因为异步电动机提供调压、调频电源的电力变换部分。由四部分组成，包括变流器、平滑回路、逆变器和制动回路，其中制动回路主要用于异步电动机再生制动，当电机快速制动时，需要处理从电机向逆变器反馈的能量，由制动回路把再生功率消耗掉，以免直流电压上升。控制回路：为主回路提供V/F协调控制指令信号的回路，由频率
12、、电压的运算回路、主回路的电压/电流检测回路、控制信号放大的驱动电路以及逆变器和电动机的保护回路组成。有的变频器还具有速度检测回路。对于恒负载的调速系统且如果生产机构对调速系统的静、动态性能要求不高，可以采用转速开环恒压频比（V/F=C）的控制系统，其结构简单、成本低，且容易控制。3 控制系统软件控制回路采用VerilogHDL硬件语言进行电子电路的设计,其特点是以软件工具为核心,通过这些软件完成产品开发的设计、电路分析(逻辑功能仿真)、纠错和验证、自动布局布线、时序仿真(布线延迟分析)等各项测试工作,最后通过综合器和适配器生成最终的目标器件,从而实现电子电路的自动化设计。3.1 Verilo
13、g HDL及其特点电子系统的设计主要有原理图输入法和硬件描述语言设计两种方式。图形输入法是设计规模较小的电路是经常采用的方法，这种方法直接把设计的系统用原理图的方式表现出来，具有直观、形象的优点，尤其对表现层次结构、模块化结构更为方便。但图形设计方式要求设计工具提供必要的元件库，以供调用。它适于描述连接关系和接口关系，不适合描述逻辑功能。同时，如果所设计的系统的规模比较大，或设计软件不能提供设计者所需要的库单元时，这种方法就显得很受限制了。而且用原理图表示的设计，通用性、可移植性也弱一些，所以在现代的设计中，越来越多地采用基于硬件描述语言的设计方式。硬件描述语言（HDL，Hardware De
14、scription Language）是一种用文本形式来描述和设计电路的语言。设计者可利用HDL来描述自己的设计，然后EDA工具进行综合和仿真，最后变为某种目标文件，再利用ASIC或FPGA来具体实现。这种设计方法已经被普遍采用。3.2 控制回路设计3.2.1急停靠模块Module jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8);input clk,xf;output o1,o2,o3,o4,o5,o6,o7,o8,door;output3:0 fl;reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf;reg3:0 fl;alwa
15、ys(posedge clk)beginif(xf)nf=1;if(nf) begin if(fl=4b0001) begin door=1; nf=0; end else begin fl=fl-1; door=0;o1,o2,o3,o4,o5,o6,o7,o8=o1,o2,o3,o4,o5,o6,o7,o81;endendendendmodule紧急停靠装置,装于轿厢司机操纵盘上，发生异常情况时，按此按钮切断电源，电磁制动器制动，电梯紧急停车。属于电梯安全工作范围的要求控制范围，当在轿外按按下此按钮，控制系统给出高电平，此控制模块的优先级高于其他控制模块，此按钮按下程序直接执行该程序，关闭
16、轿门，电梯直接运行到第一层，期间的任何呼叫都不响应。图3-1仿真图当紧急按钮按下，电梯门立即关闭楼层显示信号一直从当前楼层依次降到一楼，程序直到电梯运行到一楼为止，在此期间其他的呼叫均不响应。图3-2 模块的设计3.2.2 控制器系统此部分模块包括请求输入模块、主控模块、移位寄存显示模块和楼层显示几部分。其控制器系统框图如图3-3示。图3-3 控制器系统框图此部分的Verilog HDL的程序如下所示：module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1);input clk,d1,d2,d3,d4,d5,d6,d7,d8;output o1,o2,o
17、3,o4,o5,o6,o7,o8,door,f1;reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down;reg8:1 des;reg2:0 count;reg3:0 low,high,f1;clk:时钟信号；d1,d2,d3,d4,d5,d6,d7,d8:楼层请求信号；o1;o2;o3;o4;o5;o6;o7;o8:楼层及请求信号状态显示；door:开门指示信号；f1:送数码管显示的当前楼层数以上为定义此模块的输入、输出以及内部传递信号。(1)请求模块在请求信号输入模块中，设置8个开关电平信号，d1、d2、d3、d4、d5、d6、d7、d8表示8个楼层的请求信号，每
18、次最多允许两个信号同时请求。并实现呼叫信号记忆。if(d1)begin des11|low=4b0000)low=1;endif(d2)begin des2=1;if(high2&d3,d4,d5,d6,d7,d8=6b000000)high2|low=4b0000&!d1)low=3;endif(d3)begin des3=1;if(high3&d4,d5,d6,d7,d8=5b00000)high3|low=4b0000)&d1,d2=2b00)low=3;endif(d4)begin des4=1;if(high4&d5,d6,d7,d8=4b0000)high4|low=4b0000)
19、&d1,d2,d3=3b000)low=4;endif(d5)begin des5=1;if(high5&d6,d7,d8=3b000)high5|low=4b0000)&d1,d2,d3,d4=4b0000)low=5;endif(d6)begin des6=1;if(high6&d7,d8=2b00)high6|low=4b0000)&d1,d2,d3,d4,d5=5b00000)low=6;endif(d7)begin des7=1;if(high7&!d8)high7|low=4b0000)&d1,d2,d3,d4,d5,d6=6b000000)low=7;endif(d8)begin
20、 des8=1;if(high=8)high=8;end(2)关门时间控制电梯开门5s后,电梯门自动关闭，电梯继续运行。程序如下：if(count=3b101)begincount=0;door=0;if(low=f1)low=4b0000;if(high=f1)high=4b0000;endelse if(count!=0)begincount=count+1;door=1;实现电梯开门5s后自动关门控制。3.2.3 信号消除控制实现if(o1&des1)begincount=1;des1=0;endelse if(o2&des2)begincount=1;des2=0;endelse if
21、(o3&des3)begincount=1;des3=0;endelse if(o4&des4)begincount=1;des4=0;endelse if(o5&des5)begincount=1;des5=0;endelse if(o6&des6)begincount=1;des6=0;endelse if(o7&des7)begincount=1;des7=0;endelse if(o8&des8)当电梯到达该层后，所记忆的信号自动消除。3.2.4 判断响应若同时有两个请求信号输入，主空模块应能将两个请求信号分别与当前楼层信号比较，使电梯先去距离较近的楼层。if(low!=4b0000&
22、lowf1&high-f1f1-low)up=1;elsedownf1)up=1;end. 整体进行编译、仿真后，实现功能为：用8个LED显示电梯行进过程，并有数码管显示电梯当前所在的楼层位置，在每层电梯的入口处设有请求按钮开关，请求按钮按下，则相应楼层的LED亮。用CLK脉冲控制电梯用动，每来一个CLK脉冲电梯升（降）一层。电梯到达有请求的楼层后，该层的指示灯灭，电梯门自动打开（开门指示灯亮），开门5s后，电梯门自动关闭，电梯继续运行。控制电梯电路能记忆所有楼层请求信号，并按如下运行规则依次响应：运行过程中，先响应最早的请求，再响应后续的请求。如果无其他请求，则停留在当前层，如果有两个同时请
23、求信号，则判断请求信号离当前层的距离，先响应距离近的请求，再响应较远的请求，每个请求信号保留至执行后清除。仿真波形如下：图3-4 波形仿真图3.2.5 管脚分配仿镇真模拟正确后，就可以准备下载至PLD芯片惊醒硬件验证。下载前要进行管脚分配，启动MAX+Plus II的“Floorplan Editor”菜单，则显示该设计项目的信号列表和目标芯片的管脚，在MAX+Plus II中，管脚分配有自动和手动两种方式，自动方式由软件自动完成管脚分配，手动方式则由用户自己完成管脚分配。图3-5 管脚分配图4 CPLD的电梯控制器优点目前电梯已经成为人们生产生活所必不可少的工具。本设计采用Verilog H
24、DL控制来代替继电器控制及PLC的控制，此控制系统在设计、安装、调试和维修等方面，不仅减少了工作量，而且减少了开支，缩减了成本，效益更高。设计者只需有MAX+Plus II软件，便可实现从文本输入到管脚分配的全过程，而采用Verilog HDL硬件语言进行电子电路的设计,其特点是以软件工具为核心,通过这些软件完成产品开发的设计、电路分析(逻辑功能仿真)、纠错和验证、自动布局布线、时序仿真(布线延迟分析)等各项测试工作,最后可通过综合器和适配器生成最终的目标器件,从而实现电子电路的自动化设计。所做出的程序均可通过电脑先进行调试、仿真，通过仿真波形图可以分析出是否达到预计要求所要实现的功能，模拟调
25、试好后再进行安装、运行，大大提高了其安全性。这样实现安全又快速方便，大大缩短了设计的中期和调试周期，也节省了一些意外损失所带来的伤害及不必要的开支。通过仿真波形可以清楚的看出是否实现了预计要求的功能，帮助查缺补漏，提高了检修的速度，减少故障损失。并且Verilog HDL语言早在1983年就已经推出，至今已经有20多年的应用历史了，拥有着广泛的设计群体，相应的随着不断的使用也意味着其功能也越来越完善。并且它的语法结构自由，也相对容易掌握一些，可以使使用者集中精力于设计工作中，而不必花费太多的时间在语言和语法的学习上。综合上述来说，控制经济指标得到了提高。结 论通过这几个月的毕业设计，学习了实现
26、电梯控制系统的组成结构及原理和Verilog HDL硬件描述语言的基本原理及应用，系统各个模块的功能以及系统的扩展等知识。根据设计题目查找所要用到的资料，之后来确定具体的设计方案，以及所需的软、硬件。根据系统的需求，来了解这些器件的具体功能和某些参数，如何使用及其作用。本次设计用Verilog HDL来实现电梯的软件控制系统部分，这是我初次接触这门语言，通过此次设计对该门语言有了概略的了解，Verilog HDL语言是应用最为广泛的硬件语言之一，可用来进行各种层次的逻辑设计，也可以进行仿真、严整、时序分析等。Verilog HDL适合算法级、寄存器传输级、门级和版图级等各个层次的设计和描述。其
27、功能强大，使用方便，只可惜时间有限，学的只是皮毛。此次设计只是实现了一些比较简单的电梯控制逻辑关系，但通过设计我的知识领域得到了进一步的扩展，专业技能得到了进一步的提高同时增强了分析和解决工程实际的综合能力。另外，也培养了自己严肃认真的科学态度和严谨求实的工作作风。 此次设计让我真实感受到了理论联系实际的重要性，要想真正的把所学的知识应用到实际的生产、生活中，还真的不是一件容易的事情，要考虑的问题、要做的事情太多，也非常复杂，要真正理清事物之间的复杂的逻辑关系。自己要学的知识真的是太多太多了，难怪老话有“活到老，学到老”之说，今后还要在学习工作中不断充实自己。致 谢本次设计是在我的指导老师李立
28、早指导和关心下完成的。这几个月，无论是在学习还是日常生活中，导师都给我很大的帮助和鼓励，特别是在毕业设计上遇到的种种困难有退缩的想法的时候，在此，我表示由衷的感谢。导师渊博的学识、严谨的治学态度和一丝不苟的工作作风，令我深感佩服，受益非浅。在此，同时感谢在我工作学习中给予帮助的各位领导和老师，感谢在毕业设计中给我很多帮助的同学们。最后，对各位专家、老师审阅我的论文深表感谢，并渴望给予批评指正。参 考 文 献1 陈家盛.电梯结构原理及安装维修.北京：机械工业出版社，2003:4-132. 李秧耕,何乔治,何峰.电梯基本原理及安装维修全书.北京：机械工业出版社，2003:98-1063. 王金明、
29、徐志军.Verilog HDL程序设计教程.北京：人民邮电出版社，2004:78-904. 袁俊泉、孙敏琪、曹瑞. Verilog HDL数字系统设计及其应用.西安：西安电子科技大学出版社，20025. 杜建国. Verilog HDL硬件描述语言.北京：国防工业出版社.2004:34-456. 路而红.专用集成电路设计与电子设计自动化.北京:清华大学出版社， 20047. 林明权.VHDL数字控制系统设计范例.北京：电子工业出版社，20038. 肖工赠，蒋胜泉.VVVF变频器在电梯系统改造中的应用.华东地质学院学报.2000，第23卷第3期9. 李国丽,朱维勇,栾铭.EDA与数字系统设计.北
30、京:机械工业出版社,2004:24-3110. J.Bhasker.Verilog HDL综合使用教程.北京:清华大学出版社， 附 录/电梯控制器clk:时钟信号；d1,d2,d3,d4,d5,d6,d7,d8:楼层请求信号；o1;o2;o3;o4;o5;o6;o7;o8:楼层及请求信号状态显示；door:开门指示信号；f1:送数码管显示的当前楼层数module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1);input clk,d1,d2,d3,d4,d5,d6,d7,d8;output o1,o2,o3,o4,o5,o6,o7,o8,door,f1;re
31、g o1,o2,o3,o4,o5,o6,o7,o8,door,up,down;reg8:1 des;reg2:0 count;reg3:0 low,high,f1; always(posedge clk)beginif(d1)begin des11|low=4b0000)low=1;endif(d2)begin des2=1;if(high2&d3,d4,d5,d6,d7,d8=6b000000)high2|low=4b0000&!d1)low=3;endif(d3)begin des3=1;if(high3&d4,d5,d6,d7,d8=5b00000)high3|low=4b0000)&d
32、1,d2=2b00)low=3;endif(d4)begin des4=1;if(high4&d5,d6,d7,d8=4b0000)high4|low=4b0000)&d1,d2,d3=3b000)low=4;endif(d5)begin des5=1;if(high5&d6,d7,d8=3b000)high5|low=4b0000)&d1,d2,d3,d4=4b0000)low=5;endif(d6)begin des6=1;if(high6&d7,d8=2b00)high6|low=4b0000)&d1,d2,d3,d4,d5=5b00000)low=6;endif(d7)begin de
33、s7=1;if(high7&!d8)high7|low=4b0000)&d1,d2,d3,d4,d5,d6=6b000000)low=7;endif(d8)begin des8=1;if(high=8)high=8;endif(o1,o2,o3,o4,o5,o6,o7,o8=8b00000000)begino1,o2,o3,o4,o5,o6,o7,o8=8b10000000;f1=1;endelse if(count=3b101)begincount=0;door=0;if(low=f1)low=4b0000;if(high=f1)high=4b0000;endelse if(count!=0
34、)begincount=count+1;door=1;endelse if(o1&des1)begincount=1;des1=0;endelse if(o2&des2)begincount=1;des2=0;endelse if(o3&des3)begincount=1;des3=0;endelse if(o4&des4)begincount=1;des4=0;endelse if(o5&des5)begincount=1;des5=0;endelse if(o6&des6)begincount=1;des6=0;endelse if(o7&des7)begincount=1;des7=0;endelse if(o8&des8)begincount=1;des8=0;end/else if(up)beginif(f1high)begino1,o2,o3,o4,o5,o6,o7,o81;f1=f1+1;endelseuplow&low!=4b0000)begino1,o2,o3,o4,o5,o6,o7,o81;f1=f1-1;endelsedown=0;endelsebeginif(low!=4b0000&lowf1&high-f1f1-low)up=1;elsedownf1)up=1;endendendmodule
