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1、基于FPGA的频率测量仪的设计摘 要频率计是实验室、计量室和科研、生产中最常用的测量仪器之一。频率计符合目前测量仪器的发展趋势，具有测量精确、自动化和数字化程度高、成本低、体积小及操作简单等特点。在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。本频率测量仪是以Altera公司生产的FLEX10KA器件为核心实现高精度计数功能，AT89S52单片机为辅实现算术运算及显示功能的频率计
2、。整个电路采用模块化设计，设计，调试制作方便。关键词：FLEX10KA，计数，AT89S52FPGA-based Frequency Measurement Instrument ABSTRACTFrequency counter is a laboratory measurement of room, and scientific research, production of one of the most commonly used measuring instruments. Frequency meter measuring instruments comply with the c
3、urrent development trend, with measurement precision, a high degree of automation and digital, low cost, small size and simple operation. In the traditional electronic measuring instruments, the oscilloscope during low frequency measurement accuracy, bias. Spectrum analyzer can accurately measure th
4、e frequency and displays the measured signal spectrum, but the measurement slow and can not capture real-time tracking fast changes in the measured signal frequency. It is because of the frequency meter can be measured quickly and accurately capture the signal frequency changes, therefore, frequency
5、 meter has a very wide range of applications. The frequency meter is produced FLEX10KA Altera device as the core to achieve high-precision counting, AT89S52 microcontroller, supplemented to achieve arithmetic operations and display the frequency counter. Modular design of the circuit, design, produc
6、tion to facilitate debugging.KEY WORDS：FLEX10KA,count,AT89S52目 录摘 要 ABSTRACT 1 绪 论 11.1课题提出的背景 11.2课题选择的意义 22 EDA简介3 2.1 EDA开发过程32.1.1设计输入 32.1.2 HDL综合 3 2.1.3适配 42.1.4仿真 4 2.1.5编程下载和硬件测试 42.2 FPGA的结构和工作原理 42.3硬件描述语言 52.4 EDA开发软件53课题的方案选择73.1频率测量方案选择 73.1.1直接测量法 73.1.2间接测频法 73.1.3等精度测频 83.2基于单片机的测频方
7、案 93.3 基于FPGA的测频方案104单元模块设计 124.1 FPGA器件模块 124.1.1 FPGA器件原理与结构 124.1.2 Altera FLEX芯片144.2单片机模块154.3放大整形模块174.4标准信号产生模块184.5显示模块185 基于FPGA等精度频率计的思路205.1等精度频率计的主系统205.2测频原理205.3等精度频率计FPGA部分程序225.4单片机程序设计256 总结 31致谢 32参考文献 331 绪论1.1课题提出的背景在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计
8、能够迅速的发现有故障的晶振产品，确保产品质量。在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。数字化是电子设计的必由之路。从80年代单片机引入我国，单片机已广泛地应用于电子设计中。单片机的应用迅速发展，其性价比高，大量的外围接口电路，使基于单片机的电子系统设计方便，周期缩短，而且不断发展。新型单片机支持高级语言，进一步延伸了其发展空间。然而，单片机的串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性，另外还存在抗干扰能力不强等缺点。E
9、DA技术即以计算机为工具，EDA是Electronic Design Automation（电子设计自动化）的简称。它是随着集成电路和计算机技术的飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。EDA工具是以计算机的硬件和软件为基本工作平台，集数据库、图形学、图论与拓扑逻辑、计算数学、优化理论等多学科最新成果研制而成的计算机辅助设计通用软件包。在 Max+Plus II软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件,自动地完成逻辑编译、化简、综合及优化、逻辑仿真，直至对特定目标芯片的适配、编译、逻辑映射和编程下载等工作。EDA的仿真测试技术只要通过计算机就能对
10、所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模电子系统设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言VHDL (Very High Speed Integrated CircuiHardware Description Language)来完成对系统硬件功能的描述，在EDA工具的帮助下就可以得到最后的设计结果，这使得对整个硬件系统和修改过程如同完成软件设计样方便、高效。CPLD/FPGA (复杂可编程逻辑器件/现场可编程门陈列)的出现，即采用硬件描述语言(HDL)，以大规模集成电路为基础的EDA技术打破了软硬件的界限，加速了产
11、品的开发过程。以PLD为核心的EDA技术代表了未来电子系统设计的方向。由于CPLD/FPGA是纯硬件结构，具有较强的抗干扰能力。在EDA软件平台上，根据硬件描述语言（HDL）描述的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真、直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者只要利用软件完成对硬件功能的描述，在EDA工具的帮助下和应用相应的PLD器件，就可以得到最后的设计结果。尽管，目标器件是硬件，但整个片机的软件控制流程。其中硬件电路包括键输入模块、显示模块、输入信号整形模块以及单片机和FPGA主控模块。设计器件采用Atmel公司的单片机设计和修改过程如
12、同完成软件设计一样方便和高效。.1.2选择课题意义本文主要论述了利用FPGA进行测频计数，单片机实施控制实现频率计的设计过程。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。等精度的测量方法不但具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。该频率计利用FPGA来实现频率测量计数。利用单片机完成整个测量电路的测试控制、数据处理和显示输出。本文详细论述了硬件电路的组成：单片机AT89S52和Altera公司的EPF10K10LC84；键输入模块设置2个功能键；显示模块用8只74LS164完成LED的串行显示；被测信号经限幅后由两
13、级直接耦合放大器进行放大，再经施密特触发器整形后输入FPGA；标准频率采用50MHz。2 EDA简介2.1 EDA开发过程 基于FPGA/CPLD器件实现数字系统实现流程如图2-1所示。图2-1 基于FPGA/CPLD的EDA设计流程图基于FPGA/CPLD器件的主要实现步骤包括设计输入、HDL综合、FPGA/CPLD适配、仿真和编程下载。2.1.1设计输入设计输入是设计者将所要设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。设计输入有多种表达方式，最常用的是图形输入和HDL文本输入两种方式。 图形输入通常包括状态图输入，波形图输入和原理图输入等方法。用HDL文本来描述设
14、计。流行的硬件描述语言有Verilog HDL和VHDL等，Verilog HDL和VHDL的功能比较强，属于行为描述语言，能描述和仿真复杂的逻辑设计。2.1.2 HDL综合综合是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构和约束可知条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件的过程。综合器就是能够自动实现上述转换的软件工具。 综合有行为综合，逻辑综合，版图综合（结构综合）三种方式。2.1.3 适配 适配是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的过程。 利用适配器将综合后的网表文件针对某一具体
15、的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化、布局布线等。2.1.4 仿真 仿真，也称为模拟，是对所设计的电路的功能验证。其仿真流程如图2-2所示，用户可以在设计的过程中对整个系统和各个模块进行仿真，即在计算机上用软件验证功能是否正确，各部分的时序配合是否准确。如果有问题，可以随时修改，从而避免了逻辑错误。高级的仿真软件还可以对整个系统设计的性能进行估计。规模越大的设计，越需要进行仿真。仿真不消耗资源，不浪费时间，可避免不必要的损失。 仿真包括功能仿真和时序仿真。图2-2 VHDL仿真流程图2.1.5 编程下载和硬件测试把适配后生成的编程文件装入到PLD器件中的过程称为下载
16、。通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），而将基于SRAM工艺结构的PLD器件的下载称为配置（Configure）有两种常用的编程方式：在系统编程（ISP，In System Programmable）和用专用的编程器编程。2.2 FPGA的结构和工作原理FPGA采用类似掩膜可编辑门阵列的结构，并结合可编程逻辑器件的特性，既继承了门阵列逻辑器件密度高和通用性强的优点，又具备可编程逻辑器件的可编程特性，自从1985年XILINX公司首家推出后，FPGA就备受数字系统设计者的一致好评。FPGA器件在结构上，由逻辑功能块排列为阵列，它的结构可分为三个部分：
17、可编程逻辑块CLB，可编程I/O模块IOB和可编程内部连线PI。如图2-3所示，CLB在器件中排列为阵列，周围有环行内部连线，IOB分布在四周的管脚上。CLB能够实现逻辑函数，还可以配置成RAM等复杂的形式。 图2-3 FPGA的结构原理图2.3 硬件描述语言（HDL）硬件描述语言（Hardware Description Language,简称HDL）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用PLD或ASIC实现其功能。VHDL和Verilog HDL语言是现在应
18、用比较广泛的HDL语言，先后成为IEEE标准。 本设计中主要应用VHDL（VHSIC Hardware Description Language，VHSIC是Very High Speed Integrated Circuit的缩写词，意为甚高速集成电路）。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特性的语句外，VHDL的语言形式、描述风格与句法是十分类似于一般的计算机高级语言。2.4 EDA开发软件 EDA开发软件有Lattice的ispLEVER和ispDesignEXPERT，Altera的MAX+PLUSII和QuartusII，Xilinx的ISE和F
19、oundation等。本设计是基于Quartus II的，其应用方法和设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性，所以在此对其作一些介绍13。QuartusII是世界上最大可编程逻辑器件供应商之一的Altera提供的FPGA/CPLD开发集成环境，Quartus II是Altera前一代FPGA/CPLD集成开发环境MAX+plusII的更新换代产品，其界面友好，使用便捷。在Quartus II上可以完成EDA整个设计流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入，快速处理和器件编程。 Quartus II提供了完整的多平台设计环境，能满足各种特定的设
20、计需要，是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为AlteraDSP开发包进行系统设计模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL的设计流程，其内部嵌有VHDL逻辑综合器910。Quartus II也可以利用第三方的综合工具。QuartusII具备仿真功能，同时也支持第三方的仿真工具。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。QuartusII编译器支持的硬件描述语言有VHDL，Verilog HDL及AHDL（Altera
21、HDL），QuartusII允许来自第三方的EDIF文件输入，并提供了很多EDA软件的接口，Quartus II支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入射击方式的模块（元件）进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后，QuartusII的编译器将给出设计输入的错误报告。Quartus II拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。对于HDL的设计，可以使用QuartusII带有的RTL Viewer观察综合后的RTL图。在进行编译后，可对设计进行时序仿真。在作仿真前，需要波形编辑器一个波形激励文件，用于仿真验证时的激励。编译和仿真
22、经检测无误后，便可以将下载信息通过QuartusII提供的编程器下载入目标器件中了。3 课题的方案选择3.1 频率测量方案选择在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种，其中等精度测量频率具有精度高、使用方便、测量迅速，以及便于现测量、过程自动化等优点，是频率测量的重要手段之一。普通测频有两种方式：一是直接测频法，二是间接测频法。3.1.1直接测频法即在一定闸门时间内测量被测信号的脉冲个数：Fx显示时间闸门计数器分频器 控制过程时基分频晶体振荡图3-1 频率测量原理图按照频率的定义，即单位时
23、间内周期信号的发生次数，图3-1中晶振提供了测量的时间基准，分频后通过控制电路去开启与关闭时间闸门。闸门开启时，计数器开始计数，闸门关闭停止计数。若闸门开放时间为T，计数值为N，则被测频率f=N/T（3-1）用这种频率测量原理，对于频率较低的被测信号来说，存在着测量实时性和测量精度之间的矛盾。例如若被测信号为10Hz,精度要求为0.01%，则最短闸门时间为T=N/f=1000s（3-2）这样的测量周期根本是不可能接受的，可见频率测量法不适用于低频信号的测量。3.1.2 间接测频法即周期测频法，周期测量原理和频率测量基本结构是一样的，只是把晶振和被测信号位置互换了一下，如图3-2所示。T=NTr
24、/M.计数值N和被测信号的周期成正比，N反映了M个信号周期的平均值利用周期测量法在一定信号频率范围内，通过调节分频系数M，可以较好地解决测量数度与实时性的矛盾。但是对于高频信号，周期法就需要很大的分频系数M，增加了硬件及软件的复杂性，不宜采用。由此可见，对于传统频率测量方法若是要达到高精度的要求，必须对被测频率分段测量，对于较低频率用周期测量，对较高频率用频率法测量。晶体振荡时间闸门计数器显示控制过程分频器fx图3-2 周期测量原理图3.1.3 等精度测频等精度测频的方法是：采用频率准确的高频信号作为标准频率信号，保证测量的闸门时间为被测信号的整数倍，并在闸门时间内同时对标准信号脉冲和被测信号
25、脉冲进行计数，实现整个频率测量范围内的测量精度相等，当标准信号频率很高，闸门时间足够长时，可实现高精度频率测量。测量精度与闸门时间的关系分析如下。闸门控制信号（CL）给出高电平，此时并未开始进行测频计数，而要等到被测信号的上升沿到来时才开始对标准时钟信号和被测信号同时进行测频计数。当闸门控制信号经过Tc时间结束时，也要等到被测信号的上升沿到来时才同时停止对标准信号和被测信号的计数，并读取此时的计数值。测频计数的闸门时间为Td，标准时钟信号频率为fs，被测信号频率为fx，在Td时间内对标准时钟信号和被测信号的脉冲计数值分别为Ns和Nx，则被测信号的频率可由下式求得：fx=fs*Nx/Ns（3-3
26、）fsTstNsTsTxfxCLJsTcTd图3-3 等精度测频原理示意图对标准信号所产生的计时误差为：t=Td-Ns*Ts（3-4）由于t最大为一个标准信号的周期，即tTs，因此：fx=Nx/(Ns*Ts)=Nx/(Td-t)（3-5）而被测信号频率准确值fxO=Nx/Td,则频率测量的相对误差为：=（fx-fxO）/fxO=t/(Td-t)（3-6）当Td远远大于t时，频率测量的最大误差为：m=Ts/(Td-Ts)Ts/Td（3-7）由最后的表达式可知，当频率测量的最大压垮由标准时钟信号的周期Ts和频率计数的闸门时间Td决定，Ts越小，Td越大，测量误差越小，即测量精度越高。在整个频率测量
27、范围内，精度恒定，实现了等精度测量。当标准信号选取准确的100MHz信号源时，Ts=10ns,只要选取Td10ms,就可使测量的最大相对误差10-6，即达到百万分之一的测量精度。测量闸门时间Td的选取，除满足m式的最大测量误差外，还应保证大于一个被测信号周期Tx。 测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。下表所列为在10MHz时闸门时间与最大允许误
28、差的对应关系。表3-1 闸门与精度的关系闸门时间（s）精度0.0110-50.110-6110-71010-83.2 基于单片机的测频方案采用单片机AT89C52作为系统控制核心单元，辅以适当的软、硬件资源完成以单片机为核心的等精度频率计的软硬件设计及系统实现。系统如图所示图3-4 基于单片机的频率测量计组成框图前置放大器完成信号放大、电平平移的任务，被测的交流信号D被放大、平移成脉冲直流信号E，再经74HC14施密特反相器整形成矩形脉冲。与门74LS08作为计数闸门，方波信号被送到与门的一个输入端，与门的另一个输入端连接1s门控信号，实际制作中连接AT89C51的P3.1。当P3.1脚为高电
29、平时闸门打开，低电平时闸门关闭。P3.1脚电平的高低可通过指令加以控制。闸门开时矩形脉冲送到74LS393进行。74LS393是双4位器，在这里接成级联方式，组成一个8位二进制计数器，同时也分频比为256的分频器。采用74LS393的理由是：AT89C51内有2个16位的二进制加法计数器，一个用作定时器，另一个用作脉冲计数。16位二进制的最大计数为216-1=65535，不能满足精确测量的需要，虽然可以通过软件计数的方法来提高分辨率，但是AT89C51内置计数器的计数速率受500KHz（24MHz时钟）的限制，所以意义并不大。74LS393的最大计数速率可达50MHz,与AT89C51内的1、
30、D组成24位的计数器，其最大计数值为224-1=16777215，分辨率大大提高。本电路中没有采用十进制计数，因为AT89C51内置计数器只能进行二进制加法计数，计数结束后再进行二进制转十进制运算，然后将结果送到显示缓冲区进行显示。3.3 基于FPGA的测频方案在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号；而单片机受本身时钟频率和若干指令运算的限制，测频速度较慢，无法满足高速、高精度的测频要求。采用高集成度、高速的FPGA为实现高速、高精度的测频提供了保证。随着EDA（电子设计自动化）技术和微电子技术的进步，FPGA的时钟延迟可达到ns级，结合其并行工作方式，在超高速、
31、实时测控方面有非常广阔的应用前景；并且FPGA具有高集成度、高可靠性，几乎可将整个设计系统下载于同一芯片中，实现所谓片上系统，从而大大缩小其体积，具有可编程型和实现方案容易改动的特点，有利于产品的研制和后期升级。整个测频系统分为多个功能模块，如信号同步输入、控制部件、分频和计数部件、定时、脉冲宽度测量、数码显示、放大整形和标频信号等模块。除数码管、放大整形和标频信号外，其他模块可集成于FPGA芯片中，并且各逻辑模块用硬件描述语言VHDL来描述其功能，然后通过EDA开发平台，如MAXPLUS对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真，最后对FPAG芯片进行编程，以
32、实现系统的设计要求。其系统组成框图如下图所示。放大整形FPGA被测信号Fx单片机数据有源晶振Fs控制显示图3-5 基于FPGA的频率测量计的组成框图基于单片机的频率测量计设计方案主要是以单片机为基础，原理简单，但由于单片机自身速度问题，测量的范围较小。基于FPGA的频率测量计设计方案主要是以FPGA为基础，单片机为辅助，原理和基于单片机的方案基本一致，这里的单片机仅仅是用于数据的处理和对FPGA的控制。根据设计要求，测频范围为1Hz至50MHz,单片机不能达到此要求，故采用FPGA来完成计数，并综合其他因素，决定采用基于FPGA的频率测量计。4 单元模块设计设计的单元模块有FPGA器件模块、单
33、片机模块、放大整形模块、标准信号产生模块、显示模块、电源模块。4.1 FPGA器件模块FPGA(现场可编程门阵列)是可编程逻辑器件，是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGA的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGA实际上就是个子系统部件。FPGA有以下特点：（1）随着VLSI工艺的不断提高，单一芯片内可以容纳上百万个晶体管，FPGA的规模也越来越大，其单片逻辑门数已达到上万门，它所能实现的功能也越来越强，同时也可以实现系统集成。（2) FPGA芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员
34、只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以FPGA的资金投入小，节省了许多 潜在的花费。（3) 电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直到最后芯片的制作。当电路有少量改动时，更能显示出FPGA的优势。电路设计人员使用FPGA进行电路设计时，不需备专门的IC深层次的知识，FPGA软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。4.1.1 FPGA器件原理与结构采用这种查找表（Look-Up-Table）结构的PLD芯片我们也可以称之为FPGA。查找表（Look-Up-Table）简称为LUT，LUT本质上就是一
35、个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16*1的RAM。当用户通过原理图或VHDL语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。A、B、C、D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D 触发器来实现。时钟信号CLK由I/O脚输入后进入芯
36、片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出来芯片管脚。这样PLD就完成了图所示电路的功能。（以上都是由软件自动完成的）下图是一个4输入与门的例子：实际逻辑电路LUT的实现方式16*1 RAM(LUT)a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111图4-1 四输入与门示意图基于查找表（LUT）的FPGA的结构如图所示：图4-2 基于查找表（LUT）的FPGA的结构FLEX的结构主要包括LAB、I/O块、RAM块（未表示出）和可编程行、列连线。在FLEX中，一个LAB包括8个逻辑单元（
37、LE），每个LE包括包括一个LUT、一个触发器和相关的逻辑。LE是FLEX芯片实现逻辑的最基本结构。由于LUT主要适合SRAM工艺生产，所以目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。也有少数FPGA采用反熔丝或FLASH工艺，对这种FPGA，就不需要外加专用的配置芯片。图4-3 逻辑单元（LE）的内部结构4.1.2 Altera FLEX芯片本设计采用的FPGA是Altera公司的FLEX10系列，型
38、号EPF10K10LC84器件。是基于可重复配置CMOS SRAM工艺，采用柔性逻辑元素阵列架构。其集成度规模达10000250000可用门，工作频率可达204MHz,I/O兼容PCI总线，提供锁相环（Phase Lock Loop,PLL）电路。FLEX系列不仅具有实现普通功能的逻辑阵列，而且拥有实现“宏函数”的嵌入式阵列。它的这种独特的逻辑实现结构，极大地丰富了PLD的片上资源，是一款高性能、低成本的嵌入式PLD。下面以FLEX系列主流产品FLEX 10K为例进行介绍，FLEX 10K的主要特性见表：表4-1 FLEX10K的主要特性表特性EPF10K10EPF10K10AEPF10K20
39、EPF10K30EPF10K30AEPF10K40EPF10K50EPF10K50V典型门（逻辑和RAM）1000020000300004000050000最大系统门数31000630006900093000118000逻辑单元数57611521172823042880逻辑阵列模块数72144216288360嵌入式阵列块数366810RAM总容量/bit614412288122881638420480最大用户I/O引脚150189246189310图4-4 FLEX10K硬件图4.2 单片机模块本设计中采用AT89S52型单片机。AT89S52是一种低功耗、高性能CMOS 8位微控制器，具有
40、8KB在系统可编程Flash存储器。使用Atmel公司高密度非易失性存储器技术制造，与工业8051产品指令和引脚步完全兼容。片上Flash允许程序存储器在系统可编程，亦适于常规编程器。在单芯片上，拥有灵巧的8位CPU和在系统可编程Flash，便得AT89S52可为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。AT89S52具有以下标准功能：8K字节Flash，256字节RAM，32位I/O口线，2个数据指针，三个16位定时器/计数器，一个6向量2级中断结构，全双工串行口，片内晶振及时钟电路。另外，AT89S52可降至0Hz静态逻辑操作，支持两种软件，可选择节电模式。空闲模式下，CPU停止
41、工作，允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM内容被保存，振荡器被冻结，单片机一切工作停止，直到下一个中断或硬件复位为止。其主要功能特性见表，与MCS-51单片机产品兼容：表4-2 AT89S52主要功能特性表8K字节在系统可编程Flash存储器1000次擦写周期全静态操作：0Hz至33MHz三级加密程序存储器32个可编程I/O口线三个16位定时器/计数器八个中断源全双工UART串行通道低功耗空闲和掉电模式掉电后中断可唤醒双数据指针掉电标识符图4-5 AT89S52硬件电路图图4-6 AT89S52外围电路图4.3 放大整形模块放大整形电路由9018与74F14等
42、组成，其中9018组成放大电路将输入频率为Fx的周期信号如正弦波、三角波等进行放大。74F14施密特触发器对放大器的输出信号进行整形，使之成为矩形脉冲。其连线如图所示：图4-7 放大整形电路图待测信号经过时，由D1、D2两个二极管进行限幅，以免电压过大而烧毁，信号经过9018进行放大，由74F14对其进行整形，产生出的波形为标准方波，方便FPGA进行计数。4.4 标准信号产生模块本设计中产生标准信号的器件是一个50MHz的有源晶振。图4-8 标准信号产生器件4.5 显示模块显示部分由单片机来控制，显示部分可采用动态扫描和静态扫描两种扫描方式，综合各方面的因素，本设计采用动态扫描方式，用8个数码管进行显示，中间两个74LS573做锁存部分。74LS573是一种8D锁存器，具有三态驱动输出，该锁存器由8个D门组成，有8个输入端1D至8D，8个输出端1Q至8Q，2个控制端G和OE，使能端G有效时，将D端数据打入锁存器中D门，当输出允许端OE有效时，将锁存器中锁存的数据送到输出端Q，当使能端G为高电平时，同时输出允许端OE为低电平，则输出Q=输入D；当使能端G为低电平时，而输出允许端OE也为低电平时，则输出Q=QO（原状态，即使能端G由高电平变为低电平前，输出端Q的状态，这就是“锁存”的意义）。当输出允许端OE为高电平时，不论使能端
