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1、本科生毕业论文(设计)题 目： 基于Hyperlynx的串扰问题研究 学生姓名： 学 号： 专业班级： 电信07104班 指导教师： 完成时间： 2011年5月10日 目 录摘要1引言21 信号完整性原理2 1.1 信号的完整性概述21.2 单一网络的信号完整性31.2.1 串扰信号产生的机理41.2.2 串扰的计算51.3 HyperLynx软件概念介绍81.3.1 主要特点81.3.2 串扰(Crosstalk)分析 82 仿真分析92.1 LineSim 串扰分析102.1.1 总线设计的间距112.1.2 建立基本的传输线112.1.3 指派IC模型122.1.4 Victim与Agg
2、ressor线122.1.5 耦合域132.1.6 改变线距对串扰的影响142.1.7 改变介质层厚度对串扰的影响152.1.8 净化Aggressor信号对串扰的影响172.1.9 Victim 网络的端接对串扰的影响183结论19答谢19参考文献20基于hyperlynx的串扰问题研究电信专业学生： 指导教师： 摘要：在当今飞速发展的电子设计领域，高速化和小型化已经成为设计的必然趋势。与此同时信号频率的提高，电路板的尺寸变小，布线密度加大、板层数增多而导致的层间厚度减小等因素则会引起各种信号完整性问题。在所有的信号完整性问题中，串扰现象是非常普遍的。串扰可能出现在芯片内部，也可能出现在电路
3、板、连接器、芯片封装以及线缆上。本文将剖析在高速PCB板设计中信号串扰的产生原因，运用HyperLynx仿真软件分析其抑制和改善的方法对串扰进行仿真分析，通过拉大线距、减小介质层厚度、增加端接等方法，分析相关因素对串扰的影响，从而达到减小串扰的目的。关键词：信号完整性分析，串扰，hyperlynx，仿真The Crosstalk problems research based on hyperlynxElectronics and Information Science and Technology Candidate: Cai QingAdvisor：Peng YuanjieAbstract
4、: In todays rapid development of electronic design field, fast pace and miniaturization has become an inevitable trend of design. Meanwhile, the signal frequency improve the dimension, wiring circuit board of increasing density, plate layer increased caused between layers of the thickness decreases
5、factors will cause all sorts of signal integrity problems. In all of the signal integrity problems, crosstalk phenomena are very common. Crosstalk may appear in chip internally, may also appear in the circuit boards, connectors, chip packages and cable. This paper will analyze in high-speed PCB desi
6、gn signal crosstalk reasons, using HyperLynx simulation software analyzes its suppression and improvement methods and through Hperlynx software simulation analysis of crosstalk, through the gap spacing, reducing medium thickness, increase termination wait for a method, analysis the correlation facto
7、r to influence of crosstalk, So as to achieve the purpose of reducing crosstalk.Keywords: Signal integrity analysis, Crosstalk,Hyperlynx, Simulation 引言随着系统时钟频率的提高、电路板尺寸变小、布线密度加大以及信号跳变沿不断缩短，信号完整性问题日益突出。因为它直接影响到系统性能，所以信号完整性已经成为高速数字PCB设计必须关心的问题之一。信号串扰是高速设计所面临的信号完整性问题中的一个重要内容,串扰是造成电路功能错误的一个主要原因。如果能在验证时发
8、现串扰引起的错误,可以通过重新布线或重新设计加以去除。然而,重复设计在许多情况下是被禁止的,因为这意味着成本的提高,研发周期的增加。仿真已成为高速信号设计的必要手段。根据仿真结果,获得最佳解决方案,以达到设计目标。危害：串扰可能是数据进行高速传输中最重要的一个影响因素了。它是一个信号对另外一个信号耦合所产生的一种不受欢迎的能量值。根据麦克斯韦定律，只要有电流的存在，就会有磁场存在，磁场之间的干扰就是串扰的来源。这个感应信号可能会导致数据传输的丢失和传输错误。 所以串扰对于综合布线来说，无疑是个最厉害的天敌。表现方式：铜丝直径越来越粗、扭矩越来越小、2根线缆扭的越来越紧、线对之间的间隔物越来越多
9、（十字骨架、铝箔、麦拉、排流线、铜丝编织网）、频率从16MHz到100MHz、250MHz、500MHz、600MHz等等但是串扰也跟着发生着变化从线对于线对之间的NEXT、PSNEXT、FEXT、ELFEXT、PSNEXT发展到线缆之间的ANEXT、PSANEXT,这些都是串扰的延伸,串扰的表现方式。 在串扰的测试中, 高的测试值（dB）优于低的测试值。因为串扰的数值是有用信号与噪音信号之间的比值。高的测试值意味着有用信号远远大于噪音，低的测试值意味着有用信号与噪音之间的差别不大，对于接收方来说，无法正确接收信号，造成数据包丢失的现象。Crosstalk与频率有关，当频率的增加时，串扰值变得
10、更低 ，这就需要增大铜丝直径，增加线缆的扭矩，增加十字骨架将线缆隔开，增加外护套厚度或增加屏蔽层等等各种生产工艺来解决越来越棘手的串扰问题。 1 信号完整性原理1.1信号完整性概述信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题。我们听说过很多信号完整性的问题，譬如：振铃、反射、近端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载等。而所有这些都与下面四类特定噪声源中的一个有关：单一网络的信号完整性：单一网络的信号完整性
11、与信号路径和返回路径的物理特性有很大关系。当信号从驱动源输出时，构成信号的电流和电压将互连线看做一个阻抗网络。当信号沿网络传播时，它不断感受到互连线引起的瞬态阻抗变化。如果信号感受到的阻抗保持不变，则信号就保持不失真。然而一旦阻抗发生变化，信号就在变化处产生反射，并在通过互连线的剩余部分时发生失真。两个或多个网络间的串扰：网络间的容性耦合和感性耦合，给有害噪声从一个网络到达另一网络提供了路径。串扰发生在两种不同的情况中：互连线为均匀传输线时（例如电路板上大部分走线）和互连线为非均匀传输线时（例如接插件和封装）。当感性耦合噪声处于主导地位时，通常把这种串扰归为开关噪声、I噪声、dI-dt噪声、地
12、弹、同时开关噪声或同时开工输出噪声。这类噪声是由耦合电感，即所谓互感产生。 通过了解容性耦合和感性耦合的本质，可以优化相邻信号线的物理尺寸设计减小耦合。串扰的某些方面，特别是开关噪声，会随着互连线长度的增加和上升沿的减少而增加。上升沿越短，产生串扰越严重。电源和地分配中的轨道塌陷：当通过电源和地路径的电流发生变化时，在电源路径和地路径间的阻抗上将产生一个压降，这意味着供给芯片的电压小了，可以看成是电源与地之间的电压塌陷。在高性能处理器和一些专用集成电路中的趋势是：低电压供电，高功率消耗。这使得轨道塌陷越来越严重。 来自整个系统的电磁干扰和辐射：电磁干扰（Electro-Magnetic Int
13、erference）即EMI，或者电磁兼容性（EMI），是从一个传输线（例如电缆、导线或封装的管脚）得到的具有天线特性的结果。电磁干扰产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。1.2 串扰简介Crosstalk(串扰)：是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。 PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。 随着科学技术的发展，计算机价格越来越低，性能越来越好，局域网的传输速度越来越快，局域网的传输介质也从同轴电缆转向了双绞线和光纤，双绞线从最初的CAT1、CAT3、CA
14、T5发展到了现在的CAT5E、CAT6、CAT6A、CAT7。 虽然双绞线性能在一直不断的提高但是有一个参数像幽灵一样一直伴随着双绞线，而且伴随着双绞线的发展，这个参数也越来越重要。这个参数就是-串扰 (Crosstalk)。 近端串扰：近端串扰（NEXT），该串扰是当设备在发送端传输的信号耦合到另一对线的相邻接收端引起的。这是传输速率小于100Mbps最重要的串扰。然而随着传输数据的速率越来越高，双绞线所有线对都需要传输数据即采用的是平行传输模式的方法。LAN系统还会受到其他串扰的影响远端串扰（FEXT）和等效远端串音干扰（ELFEXT）。远端串扰（FEXT）是指由电缆链路近端对别的线对上的
15、信号引起的、感应到远端线对上的信号。ELFEXT是由衰减与FEXT相减而得的。相对于FEXT，ELFEXT更具有实际意义，因为随着长度的增加FEXT肯定会发生一定的变化，这就意味着，相同的线缆在不同的长度，测得的FEXT为不同值，这也就无法衡量线缆的质量，但是ELFEXT由于引入了衰减这个参数，就使得在线缆测试时有更加实际的意义，所以测试报告中会经常出现ELFEXT而不是FEXT这个参数。 外部串扰：随着传输速率的提高，比如目前火热的802.3an标准10G Base-T中，500MHz的高频率使得以前可以忽略的线缆与线缆之间的干扰，也被开始考虑在其中，这就是外部串扰ANEXT（Alien c
16、rosstalk），如果这个参数不合格，10Gbps的速率就会大打折扣，甚至无法运行。CAT7直截了当的放弃非屏蔽结构，使用单对屏蔽加铜丝编织的屏蔽方法来解决线缆内部之间的干扰和线缆外部之间的干扰，不得不说，串扰让线缆结构越来越复杂。1.2.1 串扰信号产生的机理串扰是指一个信号在传输通道上传输时，因电磁耦合而对相邻的传输线产生不期望的影响，在被干扰信号表现为被注入了一定的耦合电压和耦合电流。过大的串扰可能引起电路的误触发，导致系统无法正常工作。如图1.2-1所示的电路，AB之间的门电路称为干扰源网络，CD之间的门电路称为被干扰源网络。只要干扰源一改变状态，我们就可以观察到受害源处的脉冲串扰。
17、图1.2-1 串扰的干扰源网络和被干扰网络信号在传输通道上传输对相邻的传输线上引起两类不同的噪声信号：容性耦合信号与感性耦合信号，如图1.2-2和图1.2-3所示。图1.2-2 电容耦合示意图图1.2-3 电感耦合示意图容性耦合是由于干扰源上的电压变化在被干扰对象上引起感应电流通过互容而导致的电磁干扰，而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压通过互感而导致的电磁干扰。1.2.2 串扰的计算串扰的计算是非常困难的，影响串扰信号幅度有3个主要因素：走线间的耦合程度、走线的间距和走线的端接。在前向和返回路径上沿微带线走线的电流分布如图1.2-4所示。在走线和平面间(或
18、走线和走线之间)的电流分布是共阻抗的，这将导致因电流扩散而产生的互耦，峰值电流密度位于走线的中心正下方并从走线的两边向地面快速衰减。图1.2-4在前向和返回路径上沿微带线走线的电流分布当走线与平面间的距离间隔很远时，前向和返回路径间的环路面积增加，使得与环路面积成比例的电路电感增加。下式描述了使前向和返回电流路径构成的整个环路电感最小化的最优电流分布。它所描述的电流也使存储在信号走线周围磁场内的总能量最小。式中i（d）是信号电流密度，I0是总体电流，H是走线距地层的高度，D是距走线中心线的距离。各种串扰结构的示意图如图1.2-5所示，因为位置的不同所以结果也有所不同。（a）（b）（c）图1.2
19、-5各种串扰结构的示意图图1.2-5（a）所示为同层传输线之间的情况。串扰表示为被测噪声电压与驱动信号的比。常数K依赖于电流上升时间及干扰走线的长度，这个值总是小于1，在大多数情况下，近似取1。加大并行信号之间的间距或者减小信号与平面层之间的距离都有助于减小同层信号之间的串扰。对于距离介质高度不同的微带线，如下。对于处于不同层的带状线，如下，使用对两个参考层高度的并联来决定，然后再用下面的公式计算得到。由以上各式可看出，避免或最小化平行线间串扰的最好方法是最大化走线间隔或使走线更近参考层。长时钟信号和高速并行总线信号的布线应该遵循这一规则。1.2.3串扰的抑制高速PCB设计的整个过程包括了电路
20、设计、芯片选择、原理图设计、PCB布局布线等步骤，设计时需要在不同的步骤里发现串扰并采取办法来抑制它，以达到减小干扰的目的。不管是设计前的串扰计算，还是布局布线前的仿真，或是布局布线后的仿真，都是为了使PCB板能快速达到最小的干扰。因此需要在设计过程中运用以前的经验来解决现在的问题，以下就是有效避免布局布线中串扰的经验总结：容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载可以减小耦合干扰的影响。尽量增大可能发生容性耦合导线之间的距离，更有效的做法是在导线间用地线隔离。在相邻的信号线间插入一根地线也可以有效减小容性串扰，这根地线需要每1/4波长就接入地层。感性耦合较难抑
21、制，要尽量降低回路数量，减小回路面积，不要让信号回路共用同一段导线。避免信号共用环路。在高速PCB设计的过程中，不仅需要对理论概念的详细理解，同样需要不断的积累经验，不断完善理论。同时，对相关辅助软件的熟练运用也可以缩短设计周期，从而提高竞争力，对设计的成功完成起到重要的作用。高速PCB板级、系统级设计是一个复杂的过程，包括信号串扰在内的信号完整性问题越来越不容忽视，因此需要设计者在设计的时候对信号完整性问题有全面的规划与考虑，在设计周期的各个阶段采用不同的方法来确保设计快速、精确地完成，从而节约时间、避免重复设计。1.3 HyperLynx软件概念介绍HyperLynx为PCB 设计人员提供
22、得心应手的工具，以解决高速和信号完整性问题。HyperLynx包括前仿真工具：LINE SIM和后仿真工具：BOARDSIM。主要特点：a.易学易用b.使用工业标准IBIS模型c.主要PCB产品都提供接口d.探索PCB物理规则以解决信号完整性问题e.通过布局前仿真解决串扰问题f.很容易找到准确的端接方式g.在样机或生产之前找到和解决信号完整性问题h.通过辐射的预测和电流的计算，对EMI/EMC失败提供预警i.提供到XTK, ePlanner, ICX, Hspice 的链接串扰(Crosstalk)分析在你的板子上进行串扰(crosstalk)分析将有助于你预测它在高速PCB设计中的问题。它将
23、让你成为一个见多识广的专家，决定有关互连(interconnect)编辑的问题以及受到的影响。这个串扰(crosstalk)分析将计算所有类型的设计情况，从简单的网络的导线之间到今天复杂的背板设计中物理的高速总线拓朴结构。HyperLynx的布局布线前和布局布线后串扰(crosstalk)分析工具快速容易地提供精确的结果，节约你的时间，避免原理样机反复设计制造而带来的开销。强大的串扰(crosstalk)分析a. 集成电路的电磁场解决方案(electromagnetic field solver)b. 精确地预测串扰(crosstalk)的波形，包括对于任何导线拓扑和IC布局正向和反向的影响c
24、. 容许任何Aggressor和Victim网络的组合d. 使用快速的边界元素场解决方案，自动地从区域串扰(cross-sectional)提取电磁偶合参数(RLC和G)e. 显示电和磁场的曲线f. 建议优化的避免串扰(crosstalk)的信号端点电阻范围g. 生成导线阻抗(impedance)、信号传播延时、电容性和电感性偶合参数h. 包括驱动IC反射影响i. 精确地仿真短线和长线的串扰(crosstalk)j. 当拓扑结构需要时，支持多个同时发生的Aggressor和Victim网络k. 交互式的串扰(crosstalk)，快速整板分析能力，批处理串扰(crosstalk)分析，具有电子
25、表格接口方式的批处理能力(兼容Excel和Lotus 1-2-3)l. 对于没有模型的网络具有缺省的IC模型自动选择能力HyperLynx GHz 包括一整套布局布线前后的信号完整性分析、串扰分析和EMC 分析的工具2 仿真分析Mentor Graphics公司的HyperLynx软件是业界应用最为普遍的高速PCB仿真工具。它包括布局布线前(LineSim )和布局布线后(BoardSim )及多板分析功能,可以帮助设计者对电路板上频率低至几十兆赫兹,高达千兆赫兹以上的网络进行信号完整性与电磁兼容性仿真分析,消除设计隐患,建立设计约束规则,提高设计成功率,缩短研发周期。在高速PCB板上,一条信
26、号线会受到多条信号线的电磁干扰。但是毗邻的两个网络对受害网络造成的串扰最为显著。为了使串扰达到最大化,更接近实际,所以建立一个受害线(victim)和两个攻击线(aggressor)的三线系统,如图2。图 2 三线系统原理和具体线路仿真参数设置为:顶层设置为微带线,电介质常数为4.0,5层板,走线宽度 = 6 in,走线长度= 12 mils。信号驱动器和接受器均采用CMOS高速器件模型。 PCB 叠层结构设置如图3。串扰是在上升沿和下降沿电流变化时产生的,由多种因素造成的结果。例如线间距、线宽度等都对串扰分别有一定的影响。下面分别就这几个方面进行仿真,分析对串扰的影响(以下都是对三线系统进行
27、仿真,而且都是分析远端串扰) 。图 3PCB 叠层结构2.1 LineSim 串扰分析LineSim 的串扰选项可以制定布线前的布线约束，可以研究控制一般总线上的串扰的不同方法。图 4布线前的布线约束2.1.1 总线设计的间距设计一个总线，保证在每一根总线上的互相串扰不超过200mV，用 LineSim的串扰仿真功能来达到您的目标，建立合适的布线约束条件规则。2.1.2 建立基本的传输线在图2中的三线系统中建立一组三个相邻的走线。点击工具条上的新建 LineSim原理图图标，建立一个新的 LineSim原理图。在“Coupled”中选择单选按钮“Stackup”将进入“Add to Coupl
28、ing Regions”对话框页，（New Coupling）将出现在左边的窗口中。现在点击“Edit coupling Region”表页， Laye设为“3, Signal, InnerSignal1”，传输线类型分别设为“Aggressor 1”，“Victim”，“Aggressor 2” 。图 5建立三组相邻走线如图 5，设置一组三个相邻的走线，在对话框的顶部，在 Name域中输入“Generic Bus Example ”，改变长度为 12.0 inches。2.1.3 指派 IC 模型下一步，指派 IC 模型。右键点击 CELL:A0位置上的 IC 符号，将出现一个“Assign
29、 Models”对话框。A0，A2 的IC Model设置“EASY.MOD”“CMOS，3.3V，Faster”。请注意在 IC 符号的“Assign Models”对话框中指派的模型默认为“Input”类型。通过选择对话框中的“Buffer Setting ”改变U(A0) 和U(A2) 类型“Output”类型。在仿真这个设计之前，我们将驱动端 U(A0)更改为更快的器件，以便在示波器仿真时与 U(A2)的波形不至于重叠：“Assign Models” “Select”在“Assign Models”对话框中点击 U(A0)。再点击“Select”按钮，将 其“CMOS 3.3V ult
30、ra-fast”，其中“Buffer Settings”项目中选择“Stuck Low”，这表示在仿真中这个信号是保持在不变的低电平。此时，中间的走线驱动器旁边的“0”，这时驱动是“Struck Low”的。图 6指派IC模型2.1.4 Victim与Aggressor线将各驱动 IC设置为这种方式（中间走线设定为“Stuck Low”外面的走线设定为开关信号）是因为我们想将中间的走线定义为“Victim”（受害者）和将 外面的两根线定义为“Aggressors”（攻击者） 。例如，我们想看看当周围的走线 有开关跳变时，将在这根中间的走线上产生多大的串扰。但是请注意我们并没有 让中间的这根走线
31、完全没有驱动，我们给它指派的一个驱动器，但是将其设定为 静态。Victim的 IC驱动模型很重要，因为低阻抗的驱动产生的反射将超过串扰的能量。请注意关于“Victims”和“Aggressors”LineSim 可以仿真任何混合的“victim”和“aggressor”走线事实上，仿真器并不区分它们之间的差别。通常地，您总是指定一根被设定为开关信号的走线为“Aggressors”而另一根被观察串扰信号的走线为“Victims”在这个仿真中，我们也可以将中间的这根走线设定为开关信号，在这种情况下它就成为既是Aggressor也是 Victim 的走线了。2.1.5 耦合域LineSim的串扰功能
32、可以让您在任何的 LineSim原理图中增加耦合信息。在 原理图中的任何走线可以通过简单地点击右键改变它的类型为“coupledstackup”而且可以定义任何数量的耦合域，任何一根线可以被增加到任意的一个耦合域中去。当一根传输线被设定为耦合时，在原理图编辑器中的显示与未耦合的走线是不同的。在原理图中，将鼠标指向任何一根传输线。请注意传输线周围黄色的高亮方框，以及通过鼠线相连的同一电磁耦合域中的其他传输线。一旦一些传输线被定义为一个耦合域，域中的各属性以及长度等可以被定义，以便精确地符合您需要仿真的条件，而且这个定义是通过几何图形方式的，将这个几何图形方式的参数转化为电磁参数就是 LineSi
33、m的工作了。在右下角的阻抗列表中列出了电特性的概要（需要更多的电特性数据，请看后面）。刚才定义的耦合域如下：走线都是 6 mils宽和 8 mils间距（边到边）耦合走线的长度为 12 inches现在耦合域没任何改变，对目前的参数设置情况下做一个仿真，观察其能产生多大的串扰。而设计目标是串扰不超过 200mV。观察此时产生的串扰，波形幅度大的为接收端的串扰，幅度较小的为驱动端的串扰。图7 Victim走线接收端和驱动端串扰仿真一下现在的原理图的耦合域，点击工具条上的示波器图标按钮（Open oscilloscope/Simulator） 或者从菜单的 Simulate - Run Scope
34、，将打开数字示波器的窗口。确认 Driver Waveform选项被设置为“Edge”“Falling Edge”以及IC 模型被设置为“Typical”点击开始仿真“Start Simulation”按钮。此时蓝色波形最大串扰为612mV，后续波形都将用这个波形作为参考。2.1.6 增加线距减小串扰减小串扰的一个明显的办法就是增加走线之间的间距。编辑耦合域，增加线间距从 8 mils 到 16 mils，重新仿真。在“Coupling Region”列表中，点击选择列表中的传输线“TL(A1:B1), Victim”，在“Trace-to-Trace Separation”区域，在“Left
35、”和“Right”编辑框中 输入 16，以增加线间的间距。同时在图形显示中的间距也变得更大了。点击“确定”关闭对话框，然后点击工具条上的示波器图标，打开示波器仿真窗口。点击开始仿真“Start Simulation”按钮。如图 8（b），这时最大串扰值（蓝色波形）已经减小了，由接近612mV降到了250mV，但是还是超过了设计允许范围。图8（a）线间距为8 in的串扰图8（b）线间距为16 in的串扰2.1.7 减小介质层厚度除了改变线间距，还有许多办法可以影响串扰。有时可以通过调整 PCB的叠层结构参数，调整叠层结构来对串扰也会有影响。编辑 PCB 叠层，减小参考层与内信号层 的间距从 10
36、mils改为 5mils；然后重新仿真。最小化示波器窗口。将“VCC” 和“inner1”之间的介质层 Thickness 的 10改为 5。同样点击位于“GND”和“Inner2”之间的介质层，将Thickness的 10改为 5。点击开始仿真“Start Simulation”按钮。通过选择和取消示波器窗口右边的“Previous Result”复选框，将修改参数后的结果与刚才的结果进行对比。图 9（a）介质层为10 mils的串扰图9（b）介质层为5 mils的串扰图9（b）中， Victim 线接收端的最大串扰值已经大大地降低了，为 258mV，目前的设置基本上可以达到我们的设计目标。
37、一般来说，串扰可以被许多因素所影响，例如：驱动 IC 的技术、线间距、线宽、线长、端接（串扰需要更加比单端线复杂的端接）和 PCB叠层（叠层顺序和介质的厚度）等。2.1.8 净化Aggressor信号最后，请注意 Aggressor 1 和 Aggressor 2上的蓝色和橙色的波形上的过冲，如果我们能够端接这两根传输线，将会大大减小串扰。点击工具条上的“Open Terminator Wizard”按钮图标。 U(A0)的“Apply Tolerance”会建议Aggressor 1传输线上增加一个 56 Ohm的串连端接电阻。U(A0)右边的电阻符号（传输线左的“Resistor”输入 7
38、0。对于 U(A2)重复以上的两个步骤。返回示波器窗口重新仿真。这时，波形有了很大的改善，串扰峰值只有93mV。图10（a）没有净化Aggressor信号的串扰图10（b）净化Aggressor后信号的串扰2.1.9 Victim 网络的端接在 Victim 线上的串扰值已经达到了我们的设计要求，这个演示就到此为止。 但是，如果这根线上的驱动器为时钟沿 1ns，那么我们就应该继续，并最好在这 根网络上增加端接。左键点击 Victim 网络上的串连电阻，象 Agressor一样加入一个56 Ohms的串连电阻。右键点击 U(A1)，将其从“Stuck Low”改为“Output”类型。观察绿色
39、U(B1)的信号下降沿。图11（a）未端接时线的串扰图11（b）端接时线的串扰图11 ( a)是没有对victim 进行端接的串扰波形图,其串扰峰值为612mV。利用终端向导在victim线上串行端接阻值为56ohms的电阻，其串扰波形如图11 ( b) ，峰值为220mV。显然，对victim线上采用端接技术同样会减小串扰 。3 结论串扰在高速高密度的电路设计中普遍存在，串扰对系统的影响一般都是负面的。为减小串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂的PCB设计中完全避免串扰是不可能的，但在系统设计中，设计者应考虑不影响系统其他性能的情况下选择适当的方法来减小
40、串扰。结合上面的仿真结果分析，我们得到如下减小串扰的方法：(1)对于关键信号应该走PCB 板内层,也就是带状线比微带线有更好的串扰抑制效果 。(2)加大线间距,减少并行走线的长度,可以采用jog方式布线 。(3)减小信号层与电源层和地层的介质层厚度。(4)在aggressor线和victim 线上采用端接技术。在高速PCB 板进行系统布局和布线时,当然还有其它方法来减少串扰。总之,在高速PCB板电路设计中,按照一定的布线规则,并且根据仿真结果调整电路设计,使电路质量得到提高,做出优化的设计,从而缩短设计周期。本文介绍了传输线间串扰的相关理论，并通过Hperlynx软件对串扰进行仿真分析，通过拉
41、大线距、减小介质层厚度、增加端接等方法，分析相关因素对串扰的影响，提出一些减小串扰的措施。采用对三线系统采用了HyperLynx仿真软件验证了一些参数对串扰的影响。HyperLynx仿真软件方便改动参数,设计高速电路。便于学习、使用和配置功能强大、能轻松进行多电路板分析、适用于所有的PCB 布线和布局程序。也能在高速PCB板布局和布线过程中,进行串扰分析,这些结论对于在高速、高密度电路设计中解决串扰问题具有十分重要的意义。有利于高速PCB板布线产生约束条件,避免了PCB返工,节省了大量时间,缩短设计周期,降低了成本。所以使用仿真技术是解决信号完整性问题的有效途径 。答谢: 在论文设计过程中，特
42、别是在开题过程中，彭老师给了我很大的支持和指导，对我本次的论文设计有很大的帮助。我要真心的对老师说一声谢谢。感谢李红同学在我毕业设计过程中对我的帮助,感谢学校对我的培养和教育。最后我要感谢我的父母，感谢他们的养育，感谢他们一直对我学习的支持与鼓励。参考文献1(美)伯格丁，信号的完整性分析，李玉山等译：电子工业出版社20052张海风，HyperLynx仿真与PCB设计：机械工业出版社20053陈伟，高速电路信号完整性分析与设计:电子工业出版社2009 4曾峰，PADS 9.0高速电路PCB设计与应用:电子工业出版社2010 5江思敏，Altium Designer (Protel)原理图与PCB
43、设计教程:机械工业出版社2009 6姜培安，高速电路PCB设计方法与技巧:中国电力出版社2010 7邵鹏，高速电路设计与仿真分析.Cadence实例设计详解:电子工业出版社2010 8王剑，宇高速电路设计实践:电子工业出版社2010 9 Eric Bogatin, Signal Integrity Simplified：Prentice Hall PTR 200310 Douglas Brooks,Signal Integrity Issues and Printed Circuit Board Design:Prentic11 Stephen, C. Thierauf, High Speed Circuit Board Signal Integrity:Artech House Publishers 2004 e Hall PTR 2003
