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1、 毕 业 论 文（设 计）题目： 多协议逻辑分析系统 （英文）： Logic Analyzing and Recording System Used for Multi-protocols 系 别： 电子与信息学院 专 业： 电子信息工程 姓 名： 学 号： 2003040443027 指导教师： 答辩日期： 2007年6月 日 多协议逻辑分析系统摘 要本文首先介绍了逻辑分析仪的研究现状及其在数据通信系统开发过程中的重要作用；接着分析了数据通信中最常用的IIC串行通信协议、并行数据传送协议和示波器模式的快速数据记录过程的特点及相应时序；在上述工作的基础上，给出了易于升级、能适用于多种协议分析记
2、录的硬件设计、相应的VHDL程序和单片机程序。为了便于系统升级，本文给出了由PC机通过USB接口将FPGA下载文件传送至系统板，然后再由单片机写入EP2C8（FPGA）的方案，试验结果表明这一方法是可行的。按照设计要求，本文已实现了示波器模式和并行记录模式的功能，并能够通过USB接口将记录数据传输至PC软件进行显示分析。测试分析结果表明，本文所给出的应用系统分析记录数据正确可靠，并能在记录并行传送数据的同时记录下相应的传送地址，最高记录速度可达20M/S。关键词：多协议，逻辑分析，逻辑记录，FPGAABSTRACTThis paper introduces the logic analyzer
3、 in research and data communications systems in the process of developing the important role; This was followed by an analysis of the data communication most commonly used IIC serial communication protocol, Parallel data transfer agreements and oscilloscope mode of fast data recording process and th
4、e corresponding temporal characteristics; In this work, based on an easy-escalation can be applicable in a variety of protocol analysis of the records of hardware design, VHDL corresponding procedures and SCM procedures. In order to facilitate the upgrade of the system. This paper presents a PC thro
5、ugh FPGA download files sent to the system board, USB interface then from SCM into the EP2C8 (FPGA) program, test results showed that this method is feasible. In accordance with the design requirements, the paper has achieved the oscilloscope mode and parallel record mode function, can pass will rec
6、ord data transmission software to PC Display USB interface. Test results indicate that this is a systematic analysis of accurate and reliable data recording, and in parallel transmission of data recorded at the same time to record the transmission of the corresponding address, the highest recorded s
7、peed up 20M/S.Keywords: multi-protocols，logic analyze, logic record， FPGA目 录多协议逻辑分析系统2摘 要2ABSTRACT2目 录4引 言6第一章 可行性分析71.1 项目研究目的、意义和必要性71.2 国内外研究现状8第二章 总体方案设计92.1 系统设计思路92.2 设计框图92.3 实施方案分析102.3.1IIC数据记录分析102.3.1.1 IIC数据总线介绍102.3.1.2 IIC数据记录分析122.3.2 并行数据记录分析142.3.2示波器模式数据记录分析162.4 系统的升级18第三章 硬件设计203
8、.1 硬件系统构成203.2 数据接口模块203.3 USB通信模块213.4 存储模块223.5 显示及报警模块223.6 按键模块233.7 电源模块243.8 系统硬件地址及资源使用25第四章 软件设计264.1 系统的使用操作方法设计264.1.1 PC软件操作264.1.2 系统板操作304.2 单片机程序设计314.2.1 总体流程设计324.2.2USB通讯流程设计324.2.3 配置FPGA流程设计344.2.3命令执行流程设计374.2.5 显示数码管流程设计374.2.6 按键流程设计384.2.7 报警流程设计394.2.8 单片机程序字典404.3 FPGA程序设计42
9、4.3.1 IIC数据记录程序设计434.3.2并行数据记录程序设计454.3、.3示波器模式数据记录程序设计464.4 PC机软件设计48第五章 系统功能测试485.1 IIC通讯数据记录测试485.2并行数据记录测试485.3示波器模式数据记录测试48结束语49参考文献49附录A49附录B49致谢49引 言在信息全球化的今天，数据通信和数据传送应用越来越广泛，速度越来越快、协议越来越复杂，使得开发调试的难度越来越高，现有的技术手段不能满足复杂高速串行通信协议调试的需求。常见的串行通信协议标准如USB、I2C、RS-232、RS-485、SPI、CAN、TCN（机车通信标准）和PS/2等，用
10、于射频IC卡的无线通信协议标准如ISO/IEC14443和ISO/IEC15693等，对于并行通信协议标准如IEEE1284、PCI、GPIB、STD以及各种微型计算机总线等。目前，尚无一种能按照通信标准和协议快速识别通信命令和数据的记录分析装置。要从高速通信数据流中检测出所传送的命令和数据是否出错并确定错误发生端口，必须借助专门设计的调试工具。目前，现有的设备普遍采用先波形记录然后波形分析的策略，为了进行通信过程分析，必须先完整记录通信的模拟波形（经超高速AD转换后存储）。AD转换速度和记录时间长度将直接影响仪器硬件成本以及分析的实时性能。特别是由于通信的随机性（一次通信后可能间隔较长时间才
11、进行下一次通信），如果将全部通信过程按波形记录势必需要极大的存储容量，从而导致设备复杂且价格极高。为此，本项目首次提出直接按通信标准协议进行分析记录的创新解决方案：记录时将无用信息屏蔽、只记录有用信息，实现直接由硬件按协议对通信波形进行实时分析、由软件按协议对记录数据进行命令分析和通信过程分析。该方案不仅极大的提高了存储器的利用率，并且提高了分析速度，彻底解决了现有逻辑分析系统存在的信息全记录导致可记录时间短和事后分析时间较长的弊端。例如，如果一次通信之后间隔20分钟再进行下一次通信，本作品将按协议自动识别出是否有需要记录分析的数据，对间隔时间中的无用波形并不作记录，有效地利用了存储单元。本项
12、目由于采用了直接按标准进行记录和分析，对于不同的通信标准只需适配相应的转换电路即可，解决了现有系统功能单一的问题，可适用于各种通信过程的分析调试，如串行、无线和并行。第一章 可行性分析1.1 项目研究目的、意义和必要性几乎所有的电子产品都要用到数据通信，电子产品开发过程中数据通信功能的调试和测试无不消耗大量的时间，迫切需要有力的辅助工具。在新产品研发过程中，需要分析通信流程；在生产过程中，需要对产品进行测试；在研究同类产品试，需要分析记录通信过程和传送数据。我国在分析记录设备方面的技术较为薄弱，亟待开发出具有完整自主知识产权的新型产品。本项目的研究本身即为可持续发展的行业，而且对于信息产业整体
13、具有一定的推动作用。1 提高分析记录速度现有逻辑分析装置与系统采用模数转换配大容量随机存储器的方案，模数转换过程需要转换时间，限制了记录速度，而且装置成本较高。本项目采用模拟与数字混合电路直接按协议标准对通信信号进行变换，快速地对通信过程进行分析记录。2 充分利用存储空间现有的逻辑分析装置与系统都是采用先记录后分析的方式，不可避免记录大量冗余信息，本项目只记录符合协议标准的数据，充分使用了记录容量。3提高分析水平由于所记录的数据均为符合通信协议标准的有效数据而不是记录波形，不必再做波形分析，因而可以按照所设定的协议标准进行更高层次的协议分析，更易于完成命令分析、数据分析、协议分析以及传送文件的
14、提取和通信流程的分析。此外，还能分析出数据传送方向，以及通信流程是否符合规范并给出相应的提示。4 易于扩展，适用面宽本项目适用面宽，易于满足各种需求，如同步通信或异步通信、单向的或双向的、各种装置之间的通信或各种装置与通用计算机之间的通信、串行通信或无线通信或并行通信。对于不同的通信协议标准，只需变换前端处理模块中的相应接口电路即可适应各种协议标准。本项目成果不仅可用作通信接口的辅助调试工具和测试检验通信接口装置，还可用于研究国外产品的通信过程和传送数据、把握其技术关键，促进新产品的研发。5 数据通信的发展引发对高效辅助调试工具的需求数据通信的应用越来越广泛，所有的数据通信和数据传送无不按照特
15、定的标准来进行，常见的串行通信标准有USB、I2C、RS-232、RS-485、CAN、SPI、1-wire（单总线）和PS/2等，无线通信标准有ISO/IEC14443和ISO/IEC15693等，并行通信标准有IEEE1284、PCI和GPIB以及各种微型计算机总线等。由于数据传送速度不断提高，通信协议标准也越来越复杂，特别是串行通信协议标准和无线通信协议标准中所有的握手信号和传输数据都是严格按照协议标准进行，枚举过程繁复，对时序的要求很高，调试和分析越来越困难。在新产品的开发过程中，不可避免地面临着各种数据通信或接口的调试工作，其调试过程往往占用开发过程的大部分时间。此外，在研究国外新产
16、品时，也常常需要分析各器件、装置或系统间的通信状况，以便有效把握该产品的各要素，从而站在更高的起点上设计出性能优良的产品。因此，设计并制造出有力的分析调试工具可以极大地促进产品的研发。 现有的逻辑分析系统不仅价格高，而且技术性能也不能符合要求。本技术方案不仅提高了分析记录的速度，还降低了硬件制造成本。1.2 国内外研究现状 随着电子技术的快速发展，对通信的需求日益增多，通信向高速化、复杂化发展。先进高效的调试分析装置是提高工作效率的必要手段，因而对通信调试装备的需求也将越来越多。由于本装置具有成本与性能上的优势，预期将得到广泛的应用。针对本课题，我们检索了百度网页和Google网页，对国内外相
17、关技术和产品进行了检索和调研。截止目前，只检索到若干相关的产品和研究论文，与本研究项目相似的产品在国内外都尚未见到。为了保护自主知识产权，本项研究已申请了国家发明专利（申请号：200710027091.8）第二章 总体方案设计2.1 系统设计思路 根据记录数据要求：记录速度快、协议多样性等特点，本项目给出满足项目要求和市场可接受方案。2.2 设计框图单片机PC机及其应用程序FPGA模块数据存储模块USB通信模块按键模块数码管显示模块报警模块数据信号接口模块图2-1 总体框图2.3 实施方案分析 为使本项目能够适应于多种通信数据的分析记录，将系统硬件分为两个部分：即通用的主体部分和满足不同通信协
18、议的前端接口模块。对于不同的通信协议，只需适配相应通信协议的模块即可。而对于主体部分，通过在PC上的设置操作，下载对应的FPGA配置文件即可。对于各种通信协议，数据可完全独立编程、易升级。2.3.1 IIC数据记录分析 IIC总线由于连线较少，因而获得了广泛的应用。但由于是串行通信，调试较为困难。例如， IIC器件进行读写操作时，对SDA和SCL的时序有着严格的要求，任何一个节拍的错误都会导致操作失败。所以，研究人员在调试IIC协议的通信过程中，迫切需要一种能够及时掌握通信数据的辅助调试工具。2.3.1.1 IIC数据总线介绍 IIC总线最主要的优点是接口线数少，除地线外只有两条线：SCL和S
19、DA。在这两条线上可以并接多个具有IIC总线接口的集成电路芯片，因而被称为总线。由于接口线条数少，因而构成IIC总线的硬件占用的空间小，减少了电路板的空间和集成电路芯片管脚的数量，降低了互连成本。IIC总线的长度可达7620mm,并且能够以10kb/s的传送速率支持40个器件。IIC总线的另一个优点是可支持多个主控方的工作方式（multi-mastering），任何能够进行发送和接收的器件都可以成为主控方。任一主控方都能够控制信号的传送和时钟频率，当然在任一时刻只能有一个主控方。IIC总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。SDA为数据线，SCL为时钟线。SDA必须是
20、双向的，即每个器件都必须以OC或OD方式（集电极开路或漏极开路）连线。对于多主控器件的总线，SCL也必须是双向的，但对于单一主控器件的总线，SCL可以是单向的。IIC总线基本操作有：1、控制字节：在起始条件之后，必须是器件的控制字节，其中高四位为器件类型识别符（不同的芯片类型有不同的定义，EEPROM一般应为1010），接着三位为片选，最后一位为读写位，当为1时为读操作，为0时为写操作。如图2-2所示。图2-2 控制字节配置2、写操作写操作分为字节写和页面写两种操作，对于页面写根据芯片的一次装载的字节不同有所不同。关于页面写的地址、应答和数据传送的时序参见图2-3。 图2-3 写字节操作的时序
21、示意3、读操作读操作有三种基本操作：当前地址读、随机读和顺序读。图4给出的是顺序读的时序图。应当注意的是：最后一个读操作的第9个时钟周期不是“不关心”。为了结束读操作，主机必须在第9个周期间发出停止条件或者在第9个时钟周期内保持SDA为高电平、然后发出停止条件。 图2-4 顺序读IIC通信数据流时序图如图2-5图2-5 IIC通讯时序图2.3.1.2 IIC数据记录分析根据上文分析可知，IIC数据记录的关键有：起始信号、应答信号、结束信号。1信号定义为了便于VHDL程序编程，定义如下信号：a、数据起始信号IIC_ STARTb、数据结束信号IIC_STOP c、停止标志IIC_STOP_Pd、
22、启动标志IIC_START_Pe、数据起始标志IIC_ START_FLAGf、位滚动指针CCBg、字节滚动指针CCh、写SRAM信号WR_SRAMi、其他相关信号及单元：LATCH_OUT1、 LATCH_OUT2、P142 时序关系分析1、IIC_ START 触发相关信号：LATCH_OUT2(1)、 SCL、SDA、 IIC_START_P触发关键：LATCH_OUT2(1)=1，IIC_START_P=1 、 SDA=0 IIC_ START1LATCH_OUT2(1)=1、SCL1、SDA上升沿 IIC_ START0 描述： LATCH_OUT2(1)=1已经启动FPGA记录数据
23、的条件下：当IIC_START_P=1、SDA =0时IIC_ START跳变为1。 当SCL1、SDA上升沿IIC数据结束信号，数据结束时，IIC_ START跳变为0，与IIC_STOP信号互锁。2、IIC_STOP触发相关信号：LATCH_OUT2(1)、 SCL、SDA、 IIC_START_P触发关键：LATCH_OUT2(1)=1、SCL1、SDA下降沿 IIC_ STOP1LATCH_OUT2(1)=1、IIC_STOP_P=1 、 SDA=0 IIC_ STOP0 描述：LATCH_OUT2(1)=1已经启动FPGA记录数据的条件下：当SCL1、SDA上升沿IIC数据结束信号，
24、数据结束时，IIC_ STOP跳变为1，与IIC_START信号互锁。 当IIC_STOP_P=1 、 SDA=0时IIC_ STOP跳变为1。3、IIC_ START _P触发相关信号：SCL、SDA、触发关键：SCL1、SDA下降沿 IIC_ START _P1描述：当SCL=1、SDA下降沿时，IIC数据开始，IIC_ START _P跳变为1，起始信号开始后SCL第一个下降沿IIC_ START _P跳变为0。4、IIC_STOP_P触发相关信号：SCL、SDA、触发关键：SCL1、SDA上升沿 IIC_ STOP _P1描述：当SCL=1、SDA上升沿时，IIC数据结束，IIC_ S
25、TOP _P跳变为1，结束信号开始后SCL、SDA同时为1时IIC_ START _P跳变为0。5、IIC_ START_FLAG触发相关信号：SCL、SDA、CCB触发关键：SCL1、SDA下降沿 IIC_ START_ FLAG1 SCL=1、CCB=0000 IIC_ START_ FLAG0描述：当IIC数据开始，一个字节开始，IIC_START_FLAG跳变为1，当SCL=1和CCB=0000 时表明一字节结束，第九个下降沿清CCB，IIC_START_FLAG跳变为0。6、CCB触发相关信号：LATCH_OUT2(1) (0)、IIC_START、SCL、SDA、IIC_STOP_
26、FLAG、CCB触发关键：SCL上升沿递增、逢CCB=1001，SCL下降沿 CCB=0000 LATCH_OUT2(0)=1， CCB=0000 描述：SCL上升沿递增，当CCB=1001时的SCL下降沿清CCB；当LATCH_OUT2(0)=1，启动记录前清CCB。7、CC触发相关信号：LATCH_OUT2(1) (0)、IIC_START、SCL、SDA、IIC_STOP_FLAG、CCB触发关键：CCB=1000， SCL上升沿 CC=CC+1LATCH_OUT2(0)=1 CC= 00 0000 0000 000 0000 描述：当CCB=1000且SCL上升沿时CC加1，启动记录前
27、清CC即LATCH_OUT2(0)=1时清CC。8、WR_SRAM触发相关信号：LATCH_OUT1(7-4)、 LATCH_OUT2(1)、P2、CCB、SCL触发关键：CCB=1000 SCL下降沿 WR_SRAM0 描述：SCL第8个下降沿，即CCB=1000时，SCL下降沿送到WR_SRAM，得到一个下降沿，写入SRAM。3 IIC通信协议分析记录时序关系图IIC数据记录时序图如下，其中红色虚线标示关键信号跳变。图2-7 IIC数据记录时序2.3.2 并行数据记录分析 并行数据在快速短距离通讯上运用非常广泛，如各种总线、计算机并口数据传送等。传送的特点是传输速度快，同时传输8位、16位
28、或者更多位数数据。本项目根据并行数据传送的特点，配合接口电路获得/CS、/WR、/RD、D0DN、A0AM。最多可以获得32路数据位信息，通过多台本装置的并联、串联可以实现对记录深度和记录路数的扩展。并行数据记录关键信号有：片选/CS、写/WR、读/RD、其他备用信号OTHER。1信号定义为了便于VHDL程序编程，定义如下信号：a、写SRAM信号BX_WR_SRAMb、字节滚动指针CC 2 时序关系分析1、 BX_WR_SRAM触发相关信号：LATCH_OUT2(1)、DATA_WR、DATA_RD、DATA_CS、OTHER、P14触发关键：LATCH_OUT2(1)=1、P14=0、DAT
29、A_CS=0DATA_WR=0 BX_WR_SRAM=0DATA_RD=0 BX_WR_SRAM=0OTHER=0 BX_WR_SRAM=0 描述： LATCH_OUT2(1)=1已经启动FPGA记录数据的条件下：当DATA_CS=0时DATA_WR、DATA_RD、OTHER任意信号为0时BX_WR_SRAM跳变为0；不满足以上条件BX_WR_SRAM跳变为1。2、CC触发相关信号：LATCH_OUT2(1)、BX_WR_SRAM、P14触发关键： LATCH_OUT2(1)=1、P14=0、BX_WR_SRAM上升沿 CC=CC+1 LATCH_OUT2(0)=1 CC= 00 0000
30、0000 000 0000 描述：LATCH_OUT2(1)=1已经启动FPGA记录数据的条件下： 当BX_WR_SRAM上升沿，CC加1，当LATCH_OUT2(0)=1时CC清0。3 并行通信协议分析记录时序关系图记录波形如下图，其中虚线标示关键信号跳变。图2-8 并行记录时序图2.3.2 示波器模式数据记录分析 示波器在电子行业中是最常用的工具之一，示波器能检测出微弱模拟、数字信号，但是均有一个共同的缺点是记录信息量较少，一般仅有两路信号输入，不能同时记录多路信号。如采用多台示波器并联使用，但对于时序关系的研究分析极为不便。本项目采用由PC软件设定采样率进行记录数字波形，记录数字波形的采
31、用速度最高达20M/S。采样时间的控制通过对40MHz晶振上升沿进行统计得到采样时间。采样率设定如下表，采样率由PC机转换成16进制数，再通过命令包SET_PAR+LATCH_OUT3值+其他填充位发送至单片机，最后由单片机写入FPGA的LATCH_OUT3即可。采样率设定参照表采样间隔(nS)速度晶振周期逢N清零LATCH_OUT35020M/S20000000000000001B00H10010M/S40000000000000011B01H2005M/S80000000000000111B02H5002M/S200000000000010011B03H10001M/S4000000000
32、00100111B04H20000.5M/S800000000001001111B05H5 uS50002000000000011000111B06H10 uS100004000000000110001111B07H20 uS200008000000001100011111B08H50 uS5000020000000011111001111B09H表 2-1 采样率参照表记录波形如下图：图2-9 50nS采样率记录时序图2.4 系统的升级本项目的技术关键在于FPGA的运用。FPGA是20世纪80年代中期出现的高密度可编程器件，短短十几年来，取得了惊人的发展，其单片集成密度从最初的1200门发展
33、到目前的几百万门，而且时钟频率由最初不到10MHz发展到目前的300MHz。它与CPLD不同之处在于，FPGA的结构类似与掩膜可编程门阵列（MPGA），由许多独立的可编程模块组成，用户可通过编程将这些模块连接起来实现不同的设计。FPGA兼容了MPGA和阵列器CPLD两者的优点，因而具有更高的集成度，更强的逻辑实现能力和更好的设计灵活性，同时具备现场编程功能。FPGA编程也叫FPGA配置（可分为：专用的EPROM （Configuration EPROM）、PS（Passive serial 无源串行）、PPS（Passive parallel synchronous 无源同步并行）、PPA（P
34、assive parallel asynchronous 无源异步并行）、JTAG（不是所有器件都支持）5种方式。对于EP2C8芯片的配置一般有两种方法：即JTAG方式和PS方式。JTAG方式是由PC机直接对FPGA编程，此种方式仅能适用于系统的调试阶段，当装置提供给用户使用后则不再适用，这是因为用户必须安装相应的开发软件Quartus_II等，不便于使用。另一种方式是当今较流行的做法，即先由VHDL程序导出 .HEXOUT文件后写入非易失存储器芯片如AT29C040等，单片机读出AT29C040中的数据后，以PS方式对FPGA芯片进行配置。此做法的缺点是不容易升级、FLASH容量有限、需要较
35、高的硬件成本等，同时也不方便实现本装置随时改变记录各类协议的方式。为了适用多种通信协议的分析和记录，我们充分利用FPGA现场编程特性来实时配置FPGA器件。具体方法是： 由用户在PC机的对话界面上选择所需要的分析协议；PC机软件把对应的.HEXOUT文件通过USB接口传送给装置上的单片机；再由单片机将接收到的数据按PS方式写入FPGA。此方式优点是方便用户使用、减低硬件成本且易于升级。升级是仅需改变PC软件即可，不需要对硬件作任何改动。下面介绍MCU通过PS方式对FPGA的配置过程，配置时序如图图2-10 FPGA配置（PS方式）时序1 nCONFIG=0、DCLK=0，保持2S以上。2 检测
36、nSTATUS，如果为0，表明FPGA已响应配置要求，可开始进行配置。否则报错。正常情况下，nCONFIG=0后1S内nSTATUS将为0。3 nCONFIG=1，并等待5S。4 Data0上放置数据（LSB first），DCLK=1，延时。5 DCLK=0，并检测nSTATUS，若为0，则报错并重新开始。6 准备下一位数据，并重复执行步骤4、5，直到所有数据送出为止。7 此时Conf_done应变成1，表明FPGA的配置已完成。如果所有数据送出后，Conf_done不为1，必须重新配置（从步骤1开始）。8 配置完成后，再送出10个周期的DCLK，以使FPGA完成初始化。第三章 硬件设计3.
37、1 硬件系统构成图3-1为硬件的总原理图：图3-1 总体原理图3.2 数据接口模块考虑数据借口必须适应多种协议的数据记录的要求，通过排针导入各种信号，为了避免影响外部通讯信号，形成不必要的噪声干扰，必须进行信号隔离。同时本设计采用的FPGA芯片I/0电压为3.3V，通常通讯信号为-12V+12V，如RS232为+-12V、IIC信号为5V等，除了在外部配上相应接口电路外，必须将常用的5V等高于3.3V电压隔离，转换为3.3V电压，防止将FPGA芯片烧毁。本设计采用普通的双向三态门74LVC245A芯片，将方向控制引脚接至VCC，使传输方向固定由A至B，达到信号隔离和电压转换的作用。图3-2 外
38、部数据接口模块原理图3.3 USB通信模块与PC通讯中，支持热插拔的USB越来越受到用户的青睐，在众多USB通讯芯片中，由南京沁恒电子有限公司生产的CH372芯片在内置固件模式下， CH372自动处理默认端点0 的所有事务，本地端单片机只要负责数据交换，在外置固件模式下，由外部单片机根据需要自行处理各种USB请求，从而可以实现符合各种USB类规范的设备。本项目采用其内置固件模式，开发难度较小，仅须对数据进行操作即可。CH372支持USB 2.0协议，12M晶振，内置独立上下缓冲区64字节。芯片直接挂在单片机总线上，通过P16进行片选，芯片通过P20控制命令数据切换线A0，通过译码得到数据与命令
39、地址。图3-3 USB通讯模块原理图3.4 存储模块逻辑分析仪的一个重要指标是信息的存储，存储的信息量及存取速度必须满足要求。当今主流计算机或者高级单片机中，基本上采用32位。在众多协议中，USB2.0串行传输速率最高，在高速（High speed）模式下传输理论值能达到480Mbps，即480*1024*1024=503 316 480bps。综上两点，存储芯片必须满足能同时记录32位数据、同时满足1/(503 316 480/32)S=6.4E-8 S= 64nS 存取速度。本项目采用2片IS61V25616芯片并行连接，IS61V25616为256K16B快速存取SRAM芯片，芯片的最高
40、访问速率能达到15nS一次，并行连接后最大容量能达到1M字节，能同时存储32路信号信息，满足以上要求。图3-4 存储模块原理图3.5 显示及报警模块本装置在显示相关信息上，为节约资源，利用单片机串口接上常用的串并转换芯片74HC164来显示相关信息、报警、按键输出，单片机仅须将RXD、TXD引脚分别接到74HC 164输入信号A、B、CLK通过两片74HC164级联即可得到对8位7段数码管的控制，第一片作为段码输出，第二片作为位选。第三片74HC 164作为报警与按键输出，当DDS0为高电平时二极管9013导通，蜂鸣器工作，发出报警信号。图3-5 显示及报警模块原理图3.6 按键模块按键采用4
41、2编码阵列，利用单片机串口传送输出数据到74HC164（见上图IC15中DDS3DDS6），输入线接入FPGA芯片(见下图)，单片机通过读取按键地址C004H获得输入数据。 图3-6 按键模块原理图3.7 电源模块电源模块将为FPGA芯片的三个部分提供电能：可配置逻辑块，I/O块及其相互连接。本设计中，普通I/O块电路采用3.3V，可配置逻辑块和相互连接电路采用1.2V，为了避免其他电路噪声影响FPGA电源，采用不同电源层加以隔离。由此分析可知电源应为三种电源层分别为：1.2V、3.3V、其他电路工作电源VCC。图3-7 电源模块原理图3.8 系统硬件地址及资源使用地址分配： P1.40 EP
42、2C8器件选通P2(7)=0：访问SRAM P2(7)=1: 访问非SRAMSRAM地址:LATCH_OUT1：SRAM高位地址寄存器（8001H）(7-4) SRAM芯片选择 0000 SRAM1（IC7） ；0001 SRAM0（IC4）(3-0) : RA17RA14P2(6 - 0): RA13RA7P0(7 - 1): RA6RA0P0(0):1访问高8BIT;0: 访问低8BITCH372地址: P16=0 CH372 片选0000H CH372数据口地址0001H CH372命令口地址EP2C8内部寄存器地址:8100H LATCH_OUT1：SRAM地址 8101H LATCH
43、_OUT2：控制状态字 8102H LATCH_OUT3：采样率设定地址 C000H CC0: 记录地址计数器低字节 C001H CC1: 记录地址计数器中字节C002H CC2: 记录地址计数器高字节C004H KEY: 扫描按键地址C00CH CC清零第四章 软件设计4.1 系统的使用操作方法设计对本装置的操作主要有PC软件操作和系统板操作。PC机软件操作包括：1. 设置参数、2. 启动记录、3. 继续记录、4. 停止记录、5. 上传数据。PC机软件采用VB编程，操作时只需点击各控件即可。主体电路板的操作包括：1. 启动记录、2. 继续记录、3. 停止记录。这些操作以按键输入。4.1.1 PC软件操作PC机软件操作说明：一、 软件的安装：选择安装LaSoft，软件的安装按照一般Windows操作系统下软件安装步骤即可完成安装。二、 软件介绍：操作界面如图4-1，主要菜单有：1. 文件（F）、2. 视图、3. 设置、4. 分析、5. FPGA文件操作、6. 帮助（H）。图4-1 主界面1. 文件：新建工程打开文件添加工程移除工程工程另存为打印打印设置打印预览退出2. 视图： 装入波形图象 保存当前图象 打印当前波形图象 使用画图工具编辑3. 设置： 示波器模式 触发模式 通讯协议模式 重命名线路示波器模式参数设置如图4-2 图
