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1、毕业设计（论文）任务书一、设计题目：1、题目名称 基于可编程逻辑器件的DDS设计2、题目来源 二、目的和意义正弦频率源是现代通讯电子系统，测试仪器仪表，电子抗干扰系统实现高性能指标的关键技术之一，很多电子设备的功能实现都直接依赖于所用频率源的性能，利用频率合成技术实现频率合成源的发展大致经历了三个阶段1：直接频率合成，锁相式频率合成，直接数字频率合成。直接数字频率合成（DDS- Digital Direct Frequency Synthesis）是一种新的频率合成方法， DDS由于具有极高的频率分辨率，极快的频率切换速度，频率切换时相位连续，易于功能扩展和全数字化便于集成等优点，因此被广泛用
2、于雷达，通信，电子对抗和仪器仪表等领域。本设计的目的是利用EDA技术和CPLD芯片对采用DDS技术的正弦信号发生器的实现方法进行研究，掌握DDS的原理和特点，了解集成DDS芯片的应用，同时掌握采用EDA技术中自顶向下的电子系统设计方法，对设计电路进行逻辑和时序仿真，完成整机印制电路板的设计和电源设计。通过设计使学生掌握查阅相关资料、综合所得资料来拓宽知识面；掌握解决工程实际问题的基本方法和步骤；培养学生独立思考和独立工作的能力；熟练掌握使用计算机进行电子系统设计的方法和步骤。三、设计要求本设计有两个方向的设计要求可选：利用可编程逻辑器件和EEPROM、DAC实现DDS的基本功能，其中采用EEP
3、ROM芯片28C64储存波形数据，使用CPLD实现的控制器和DAC芯片DAC0832完成波形周期、幅度、相位的控制，应保证输出幅度不小于5V（有效值）；利用可编程逻辑器件设计DDS芯片AD9834的控制器，来实现直接数字频率合成。电路可以实现的波形有：正弦波，方波，三角波，正向锯齿波，反向锯齿波、脉冲波及各种调制波形。四、设计说明书应符合毕业论文撰写规范，包括的内容1. 摘要、目录、前言、正文、参考文献、附录等。2. 本次设计基本情况概述，各单元电路和整机的工作原理说明。3. 设计内容的硬件原理图、程序清单、元件清单。4. 逻辑仿真和时序仿真结果。5. 工艺文件（印制电路板图、元器件工艺参数、
4、机箱参数、配套开关电源）。6. 结论五、设计应完成的图纸1. 系统原理框图2. 各仿真结果图3. 详细电路原理图和印制电路板图六、主要参考资料1. DDS芯片原版资料2. 全国大学生电子设计竞赛获奖作品选编 北京理工大学出版社3. CPLD系统设计技术入门与应用 黄正谨 电子工业出版社4. 公开发表的有关DDS技术及其实现方法的论文。七、进度要求1、实习阶段 第 8 周（ 4 月19日）至第 10 周（ 5 月 8日）共 3 周2、设计阶段 第 1 周（ 3 月 1 日）至第 7 周（ 4 月 17 日）共 7 周 第 11 周（ 5 月8 日）至第 18 周（ 7 月 7 日）共 8 周3、
5、答辩日期 第 18 周（ 2010 年 7 月 3 日） 八、其它要求基于可逻辑编程器件的DDS设计摘 要直接数字频率合成（DDS）技术采用全数字的合成方法，产生的信号具有频率高、频率切换速度快。频率切换时相位连续，输出相位噪声低和可以产生任意波形等诸多优点。本文在对现有DDS技术的大量文献调研的基础上，提示了符合FPGA结构的DDS设计方案并利用MAX PLUSII软件在EMPROM系列芯片上进行了实现，详细的介绍了本次设计的具体实现过程和方法，将现场可逻辑编程器件FPGA和DDS技术相结合，具体的体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。FPGA器件
6、作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。文章给出了仿真结果，经过验证本设计能够达到其预期性能指标。关键词：直接数字频率合成器（DDS）、硬件描述语言（VHDL）、现场可编程门阵列（FPGA）Based on Programmable logic devices DDS designAbstractThe DDS(Direct Digital Frequency Synthesis ) technique abopts full-digital synthesis methods. The genera
7、ted signals have advantages of high frequency resolutions, fast frequency switching,continuous phase while frequency switching,low noise phase and being able to generate arbitrary waveforms.In this work, after reviewing a lot of literatures published on DDS technology,DDS scheme based on FPGA struct
8、ure are proposed,and then implemented in A EMPROM series FPGA using MAXPLUS tool the paper introduced the concrete. Implementation process, this way associates DDS with field programmable gate arrav(FPGA) technology, the way based on VHDL is flexible in designing and modifying, which is a important
9、innovation to the tradion synthesize way, FPGA.Device control core as system, its flexible scene can altering, can dispose ability again, very convenient to various kinds of improvement of the system ,can also improve systematic performance further on the basis of altering hardware circuit .at the e
10、nd of paper, the author displays simulations result,after verification, the design meets the demand of original definition.Key words: DDS、FPGA、VHDL目录前言9第1章 绪论91.1 频率合成的发展历程91.2 DDS的优点与缺点91.3 发展前景10第2章 现场可编程门阵列（FPGA）102.1 EDA技术的介绍102.1.1 EDA的简介102.2 FPGA的介绍102.2.1 FPGA的概述102.2.2 FPGA的基本结构102.2.3 FPGA
11、开发流程112.3 MAX+Plus II应用简介112.3.1 概述112.3.2 Max+plus功能简介11第3章 总体设计113.1 DDS的基本原理113.2 实现DDS的方案123.2.1 采用高性能DDS单片电路的解决方案123.2.2 采用低频正弦波DDS单片电路的解决方案123.2.3 自行设计的基于FPGA芯片的解决方案12第4章 用VHDL实现DDS134.1 VHDL语言简介134.2 频率控制134.2.1 频率控制原理134.2.2 频率采集原理144.3 数码显示数据处理184.3.1 数码位选信号184.3.2 译码194.4 正弦波信号214.4.1 相位累加
12、器214.4.2 查表224.5 DDS设计的总体24第5章 硬件实现与外围电路265.1 数模转换265.1.1 DAC0832引脚及其功能265.1.2 DAC0832的工作方式265.1.3 DAC与FPGA的连接275.2 滤波电路285.2.1 滤波电路原理图285.2.2 滤波器与DAC的连接295.3 按键电路295.4 显示电路305.4.1 数码管的工作原理305.4.2 数码管与FPGA的连接315.4.3 位选信号的译码（3-8译码器）31结束语32参考文献33附录A VHDL程序汇总35附录B 系统总电路图39附录C 元器件清单40附录D 英文原稿及翻译41前言直接数字
13、频率合成技术(Direct Digital Frequency Synthesis),即DDFS, 一般简称（DDS)是从相位直接合成所需波形的一种新的频率合成技术。近年来,DDS技术和器件水平的不断发展,使得DDS合成技术也得到了飞速的发展.目前,该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标已经超过了传统的频率合成技术所能达到的水平,从而完成了频率合成技术的又一次飞跃,同时也已成为目前应用最广泛的频率合成技术。第1章 绪论1.1 频率合成的发展历程频率合成器是电子系统的心脏,是决定电子系统性能的关键设备。随着现代无线电通信事业的发展,移动通讯雷达武
14、器和电子对抗等系统对频率合成器提出越来越高的要求。低相噪、高纯频谱和高速捷变的频率合成器一直是频率合成技术发展的主要目标。从频率合成技术的发展过程看频率合成的方法主要有三种：1）直接频率合成, 它是最早由Finden 首先提出的的合成方法。它是使基准信号通过脉冲形成电路来产生丰富谐波脉冲,随后通过混频、分频、倍频和带通滤波器完成频率的变换和组合,以产生我们需要的大量离散频率从而实现频率合成。2）锁相频率合成，是应用模拟或数字锁相环路的间接频率合成。它被称为第二代频率合成技术。早期的合成器使用模拟锁相环,后来又出现了全数字锁相环和数模混合的锁相环。数字鉴相器、分频器加模拟环路滤波压控振荡器的混合
15、锁相环是目前最为普遍的PLL组成方式。与直接频率合成不同的是,锁相频率合成的系统分析重点放在PLL的跟踪、噪声、捕捉性能和稳定性的研究上,不放在组合频率的抑制上。3）直接数字频率合成（DDS）。随着数字技术的发展,人们重新想到了直接合成法,出现了直接数字频率合成器DDS,导致了第二次频率合成技术的飞跃,它是用数字计算机和数模变换器来产生信号该技术出现于七十年代,从而揭开了频率合成技术发展的新篇章,标志着频率合成技术迈进了第三代。1.2 DDS的优点与缺点DDS是一种全数字化的频率合成方法。DDS频率合成器主要由频率寄存器、相位累加器、波形ROM、D/A转换器和低通滤波器组成。在系统时钟一定的情
16、况下,输出频率决定于频率寄存器的中的频率字。而相位累加器的字长决定了分辨率。基于这样的结构DDS频率合成器具有以下优点：1）频率分辨率高,输出频点多,可达个频点（假设DDS相位累加器的字长是N）；2）频率切换速度快,可达us量级；3）频率切换时相位连续；4）可以输出宽带正交信号；5）输出相位噪声低,对参考频率源的相位噪声有改善作用；6）可以产生任意波形；7）全数字化实现,便于集成,体积小,重量轻。虽然DDS有很多优点但也有其固有的缺点：1）杂散抑制差这是DDS的一个主要特点。由于DDS一般采用了相位截断技术,它的直接后果是给DDS的输出信号引入了杂散。2）工作频带受限。根据DDS的结构和工作原
17、理，DDS的工作频率与器件速度和基准频率有直接的关系,但随着目前微电子技术水平的不断提高，DDS工作频率也有很大提高。3)相位噪声与其它频率合成器相比,DDS的全数字结构使得相位噪声不能获得很高的指标,DDS的相位噪声主要由于参考时钟信号的性质参考时钟的频率与输出频率之间的关系,以及器件本身的噪声基底决定。1.3 发展前景近几年超数字电路的发展以及对DDS的深入研究,DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展,现已广泛应于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表等领域。直接数字频率合成器的优点是在微处理器的控制下能够准确而快
18、捷地调节输出信号的频率、相位和幅度。此外,DDS具有频率和相位分辨率高、频率切换速度快、易于智能控制等突出特点。近几年来AD和Qualcomm等几家公司根据这些改进技术推出了一系列性能优良的DDS专用集成电路。其工作频率可达IGHZI频率分辨率可到MHZ,排除DAC的限制,杂散指标已达到-70dbc以下。其应用领域也不在限于频率合成,已有专门用于产生LFM信号的。第2章 现场可编程门阵列（FPGA）2.1 EDA技术的介绍2.1.1 EDA的简介EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进
19、行电子产品的自动设计。 利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 本文所指的EDA技术,主要针对电子电路设计、PCB设计和IC设计。 EDA设计可分为系统级、电路级和物理实现级.2.2 FPGA的介绍2.2.1 FPGA的概述FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电
20、路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。2.2.2 FPGA的基本结构FPGA由6部分组成,分别为可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元如下：1)可编程输入/输出单元（I/O单元）2)基本可编程逻辑单元3)嵌入式块RAM4)富的布线资源5)底层嵌入功能单元6)内嵌专用硬核2.2.3 FPGA开发流程FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图所示,包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板
21、级仿真以及芯片编程与调试等主要步骤。FPGA开发的一般流程1）电路设计2）设计输入3）功能仿真4）综合优化5）综合后仿真6）实现与布局布线7）实现与布局布线8）板级仿真与验证9）芯片编程与调试2.3 MAX+Plus II应用简介2.3.1 概述Max+plus是Altera公司提供的FPGA/CPLD开发集成环境,Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好,使用便捷,被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程,它提供了一种与结构无关的设计环境,是设计者能方便地进行设计输入、快速处理和
22、器件编程。Max+plus开发系统的特点 ：1）开放的界面2）与结构无关3）完全集成化4) 丰富的设计库5) 模块化工具6) 硬件描述语言（HDL）7) Opencore特征2.3.2 Max+plus功能简介1)原理图输入（Graphic Editor）2)硬件描述语言输入（Text Editor）3）波形编辑器(aveform Editor)4）管脚（底层）编辑窗口(Floorplan Editor)5）自动错误定位6）逻辑综合与适配7) 设计规则检查8) 多器件划分(Partitioner)9) 编程文件的产生10) 仿真11) 分析时间(Analyze Timing)12) 器件编程。
23、第3章 总体设计3.1 DDS的基本原理DDS的基本原理是利用采样定理,通过查表法产生波形。DDS的结构有很多种,其基本的电路原理可用来表示。相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲f,加法器将频率控制字k与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。由此可以看出,相位累加器在每一个时钟脉冲输入时,把频率控制字累加一次,相位累加器输出的数据就
24、是合成信号的相位,相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址,这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出,完成相位到幅值转换。波形存储器的输出送到D/A转换器,D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量,以便输出频谱纯净的正弦波信号。DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟信号源的性能。3.2 实现DDS的方案3.2.1 采用高性能
25、DDS单片电路的解决方案随着微电子技术的飞速发展,目前市场上性能优良的DDS产品不断推出,主要有Qualcomm、AD、 Sciteg和Stanford等公司单片电路(monolithic)。Qualcomm公司推出了DDS系列Q2220、Q2230,其中Q2368的时钟频率为130MHz,分辨率为0.03Hz,杂散控制为-76dBc,变频时间为0.1s;美国AD公司也相继推出了他们的DDS系列:AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854，AD公司的DDS系列产品以其较高的性能价格比,目前取得了极为广泛的应用。3.2.2 采用低频正弦波DDS单片电路
26、的解决方案Micro Linear公司的电源管理事业部推出低频正弦波DDS单片电路ML2035以其价格低廉、使用简单得到广泛应用。ML2035特性:1)输出频率为直流到25kHz,在时钟输入为12.352MHz时频率分辨率可达到1.5Hz(-0.75+0.75Hz),输出正弦波信号的峰-峰值为Vcc;2)高度集成化,无需或仅需极少的外接元件支持,自带312MHz晶体振荡电路;3)兼容的3线SPI串行输入口,带双缓冲,能方便地配合单片机使用;(4)增益误差和总谐波失真很低。3.2.3 自行设计的基于FPGA芯片的解决方案DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模
27、大、可编程,以及有强大EDA软件支持等特性,十分适合实现DDS技术。Altera是著名的PLD生产厂商,多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点,此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等,因此Altera的产品获得了广泛的应用。Max+plusII是Altera提供的一个完整的EDA开发软件,可完成从设计输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。QuartusII是Altera近几年来推出的新一代可编程逻辑器件设计环境,其功能更为强大。第4章 用VHDL实现DDS4.1 VHDL语言简介VHDL主要
28、用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件己不成问题。4.2 频率控制频率控制用于对基准频率的改变,以控制DDS发生信号的频率。为了更直观的看到当前频率,本文采用直接采集频率输出到数码管显示。4.2.1 频率控制原理当基准频率输入时,分频器实
29、现了频率的变化,以下程序实现了基准频率的1-16分频。频率的变化由外围的四个按键开关控制,当按键值为0000-1111（按键按下为1）,可实现基准频率的1-16分频。具体实现程序如下 :LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpinqi isPORT (iclk : INSTD_LOGIC; key:IN STD_LOGIC_VECTOR(3 DOWNTO 0); oclk : OUT STD_LOGIC);END fenpinqi;ARCHITECTURE one
30、OF fenpinqi ISsignal clk_i :std_logic;SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (iclk) BEGIN IF iclkEVENT AND iclk=1 THEN IF count =key THEN count =0000; clk_i= not clk_i; ELSE count = count +1; END IF; END IF;END PROCESS; oclk= clk_i;END one;生成的模块如图4-1：图4-1注：ICLK；输入基准频率，OCLK：输出频率，KEY
31、：按键控制分频，为四位二进制数。仿真的时序图如图4.2：图4-2说明：当按键显示为0001时，输出频率是基准频率的二分之一，实现二分频。当为0010时，频率为基准的三分之一，实现三分频。以此按键就能实现分频了，直至十六分频为止。4.2.2 频率采集原理为了采集即时频率,本文专门产生一个秒信号,用来计录脉冲个数。脉冲计数用八位十进制计数器,计数器在START置一时，秒信号的计数脉冲数清零同时计数器清零,当STARE置零时秒信号与计数器同时开始工作。当一秒时间到时（STOP为1 ）计数器把数据送出去以供显示。具体实现程序如下,频率采集程序：library ieee;use ieee.std_log
32、ic_1164.all;use ieee.std_logic_unsigned.all;entity selec is port(num1,num2,num3,num4,num5,num6,num7,num8:out std_logic_vector(3 downto 0);stop:in std_logic;start: in std_logic;reset: in std_logic;clk:in std_logic);end selec;architecture dacc of selec issignal q1,q2,q3,q4,q5,q6,q7,q8: std_logic_vecto
33、r(3 downto 0);signal tem1,tem2,tem3,tem4,tem5,tem6,tem7,tem8: std_logic_vector(3 downto 0);beginprocess(clk,start,reset) begin if start=1or reset = 1 then q1=0000;q2=0000;q3=0000;q4=0000;q5=0000;q6=0000;q7=0000; elsif clkevent and clk=1 then if q1=1001 then q1=0000; if q2=1001 then q2=0000; if q3=10
34、01 then q3=0000; if q4=1001 then q4=0000; if q5=1001 then q5=0000; if q6=1001 then q6=0000; if q7=1001 then q7=0000; if q8=1001 then q8=0000; else q8=q8+1; end if; else q7=q7+1; end if; else q6=q6+1; end if; else q5=q5+1; end if; else q4=q4+1; end if; else q3=q3+1; end if; else q2=q2+1; end if; else
35、 q1=q1+1; end if; end if;end process;process(stop)beginif stop=1thentem1=q1;tem2=q2;tem3=q3;tem4=q4;tem5=q5;tem6=q6;tem7=q7;tem8=q8;end if;end process;num1=tem1;num2=tem2;num3=tem3;num4=tem4;num5=tem5;num6=tem6;num7=tem7;num8=tem8;end dacc;程序说明：当reset或start为1时，计数器q1-q8清零，然后开始计数，当秒信号计数结束标志位stop为1时停止计
36、数，此时把当前的计数值保存到寄存器中，以备显示用。秒信号产生程序：use ieee.std_lo library ieee;gic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity second is port(clk : in std_logic;start : in std_logic;reset :in std_logic;stop : out std_logic);end second;architecture dacc of second issignal q: integer r
37、ange 0 to 100;signal tem: std_logic;beginprocess(clk,reset,start)beginif (reset=1)or(reset=0and start=1) thenq=0;elsif clkevent and clk=1then if q=100 thentem=1;elseq=q+1;tem=0;end if;end if;end process;stop=tem;end architecture;程序说明：reset为复位信号，start为另一次秒信号的开始标志。当reset为1或者当start为1时计数信号清零。开始秒信号的计数，当计
38、数个数到达预定的100时使stop（秒结束标志位）信号置1。再重新开始计数。程序生成模块下图所示4-3：生成的频率采集模块： 生成的秒信号模块： 图4-3频率采集模块时序仿真图如图4-4：图4-4 A说明：由图可知，当stop置1时，num1至num8就会把脉冲个数送进寄存器，而当stop为0时，内部计数，此时寄存器内保存的是上一个秒内的计数值。秒信号时序仿真图如图4-5：图4-4B分析：上图显示的是reset(复位信号)为1时，q(计数信号)清零，即重新开始计数。直到reset或start为1停止计数。图4-4C说明：stop信号为秒计数结束信号，置1时，表示计时到，当计数信号计数到预定个数
39、（根据基准频率而定）,此仿真图为了检测程序的正确，以1100011为例进行仿真，stop信号值1，此时应该使记当前频率时钟脉冲个数的计数器停止计数。并采集当前计数值。图4-4D说明：当start信号为1时，开始下一秒的计数，并重新开始采集频率个数。4.3 数码显示数据处理数码显示的数据为采集的频率值。采集的是十进制数,所以需要把它们转换成段显信号。由于设计中采用了闪烁点亮二极管的方式,所以还需要对位选进行处理。4.3.1 数码位选信号数码位选信号是用对当前工作数码管与当前显示数据进行选择,由于本文采用八位数码管,所以需要产生三位二进制数。具体实现程序如下：library ieee;use ie
40、ee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity regist is port(num1,num2,num3,num4,num5,num6,num7,num8:in std_logic_vector(3 downto 0);start: out std_logic;stop: in std_logic;numb:out std_logic_vector(3 downto 0); sec:in std_logic_vector(2 downto 0);end;architecture dacc of regist issignal temp: std_logic_vector(3 downto 0);signal tem: std_logic;beginprocess(sec,stop) beginif stop = 1thentemtemptemptemptemptemptemptemptempnull;end case;else temp=0000;tem=0;end if;end process;numb=temp;starttemtemtemtemtemtem=10010010;when 0110 =
