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1、计算机组成原理习题解答,第一章 计算机系统概论,冯诺依曼计算机的主要设计思想是：存储程序并按地址顺序执行。冯诺依曼计算机主要包括：存储器、运算器、控制器、输入和输出五部分组成。,1.4 冯诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？,1.5 什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？,存储容量存储器所能保存二进制数据的总数，常用单位为KB、MB等。单元地址用于识别存储器中每个存储单元的编号，即单元地址。数据字表示计算机所要处理数据的计算机字，称为数据字。指令字表示一条指令的计算机字，称为指令字。,指令：由操作码和操作数两部分构成，能够表示计算机中的一个基本操作
2、的代码或二进制串。程序：用于求解某一问题的一串指令序列，称为该问题的计算程序，简称为程序。,1.6 什么是指令？什么是程序？,1.7 指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？,计算机对指令和数据的区分是依靠指令的执行阶段来决定的；在取指阶段，从存储器中读取的均是CPU要执行的指令；在执行阶段，从存储器中读取的一定是指令执行所需要的操作数；,1.8 什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。,内存：用于存放系统当前运行所需要的程序和数据的半导体存储器，称为内存储器，简称内存；外存：用于存放程序和数据，但不能被CPU直接访问的大容量存储器，称为外存储器，简
3、称为外存；外存一般包括磁盘存储器和光盘存储器。CPU：运算器和控制器合称为中央处理器，简称CPU。适配器：主机和不同速度的外设之间的一种部件，用于主机和外设之间的信息转换。,第二章 运算方法和运算器,2.1 用8位编码表示下列各整数的原码、反码、补码。,若a7 0，则X为正数，显然a6 a0取任何值，X均大于-0.5。若a7 1，则X为负数，X移0.a6 a5 a0 0.5D=0.100000B，则0.5D 移0.100000 若要X0.5，即等价于X移 0.5D 移 即0.a6 a5 a00.100000，因此必须是a5 a2不全为0 结论：如果a7 0，a6 a0取任何值均可；如果a7 1
4、，必须满足a6=1 且a5 a0不全为0。,2.2 设X补a7.a6 a5 a0，其中ai 取0或1，若要X-0.5，求a0 a1 a2 a6 的取值。,（1）最大值（最大正数）机器数形式：0 1111 1111 111 1111 1111 1111 1111 1111真值：(1-2-23)*2127二进制表示：x=(1-0.0000 0000 0000 0000 0000 001)*2111 1111（2）最小值（最小负数）机器数形式：1 1111 1111 000 0000 0000 0000 0000 0000真值：1*2127二进制表示：x=-1*2111 1111,2.3 有一个字长
5、为32位的浮点数，符号位1位；阶码8位，用移码表示；尾数23位，用补码表示；基数为2。请写出：(1)最大数的二进制表示(2)最小数的二进制表示(3)规格化数所能表示的数的范围。,机器数格式,（3）规格化数表示范围,最大正数：0 1111 1111 111 1111 1111 1111 1111 1111 即 x=(1-2-23)*2127最小正数：0 0000 0000 100 0000 0000 0000 0000 0000 即 x=2-1*2-128最大负数：1 0000 0000 011 1111 1111 1111 1111 1111 即 x=-(2-1+2-23)*2-128最小负数
6、：1 1111 1111 000 0000 0000 0000 0000 0000 即 x=1*2127所以规格化数的正数范围为：2-129(1-2-23)*2127，负数范围为：2127-(2-1+2-23)*2-128,尾数为补码：必须使最高数值位和符号位相反,(1)27/64=27(1/64)=(0001 1011)2*2-6=0.011011B=1.1011 2-2 e=2，则Ee127125 规格化数为(2)27/64=0.011011B=1.1011 2-2 规格化数为,2.4 将下列十进制数表示成IEEE754标准的32位浮点规格化数。(1)27/64(2)27/64,(1)x补
7、00 11011，y补00 00011 x+y补00 11110，未溢出(2)x补00 11011，y补11 01011 x+y补00 00110，未溢出(3)x补11 01010，y补11 11111 x+y补 11 01001，未溢出,2.5 已知x和y，用变形补码计算xy，同时指出结果是否溢出。(1)x=11011 y=00011(2)x=11011 y=10101(3)x=10110 y=00001,00 11011,)00 00011,00 11110,00 11011,)11 01011,00 00110,11 01010,)11 11111,11 01001,(1)x补00 11
8、011，y补00 11111 xy补 01 11010，溢出（上溢）(2)x补00 10111，y补00 11011，y补11 00101 xy补 11 11100，未溢出(3)x补00 11011，y补11 01101，y补00 10011 xy补 01 01110，溢出（上溢）,2.6 已知x和y，用变形补码计算xy，同时指出结果是否溢出。(1)x=11011 y=11111(2)x=10111 y=11011(3)x=11011 y=10011,00 11011,)00 11111,01 11010,00 10111,)11 00101,11 11100,00 11011,)00 100
9、11,01 01110,1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 1,1 1 0 1 0 0 0 1 0 1,1 1 1 1 1,(1)输入数据的原码：x原0 11011 y原1 11111符号位单独运算：011算前求补器输出：|x|=11011|y|=10011乘法阵列：|x|y|1 1 0 1 0 0 0 1 0 1加上乘积符号位1，得xy原 1 1101000101 即x y=1101000101,2.7 用原码阵列乘法器、补码阵列乘法器分别计算xy。(1)x11011 y11111(2)x11111 y11011,1 1 0 1 1,
10、输入数据的原码：x原 1 11111 y原 1 11011符号位单独运算 110算前求补器输出：|x|=11111|y|=11011乘法阵列：|x|y|1 1 0 1 0 0 0 1 0 1加上乘积符号位0，得xy原 0 1101000101 即xy=1101000101,(2)x11111 y11011,1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 11 1 1 1 1,1 1 0 1 0 0 0 1 0 1,1 1 0 1 1,1 1 1 1 1,(1)x=2-0110.100101 y=2-010(-0.011110)(2)x=2-101(-0.010110
11、)y=2-1000.010110,2.9 设阶码3位，尾数6位，按浮点数运算方法，完成下列取值的x+y、x-y运算：,(1-1)x=2-0110.100101，y=2-010(-0.011110)，求x+y,设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则x、y的浮点数表示为x浮 11 101，0.100101 y浮 11 110，1.100010求阶差并对阶 EExEyEx补Ey补11 101 00 01011 111 修改后的x表示为：x浮 11 110，0.010010（1）尾数求和Mx+My 1.1 1 0 1 0 0(1),1.1 1 0 1 0 0(1),+1.1 0 0
12、 0 1 0,0.0 1 0 0 1 0(1),E 1，应修改x,规格化处理：Mx+My 1.1 1 0 1 0 0(1)E 11 110 规格化之后的结果为：Mx+My 1.0 1 0 0 1 0（0），E 11 100舍入处理：采用0舍1入法，舍去0判断溢出：E 11 100-4，不溢出故得最终结果为 xy2100（0.101110）,符号位与数值位相同，应左规2位,设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则x、y的浮点数表示为x浮 11 101，0.100101 y浮 11 110，1.100010求阶差并对阶 EExEyEx补Ey补11 101 00 01011 111
13、 修改后的x表示为：x浮 11 110，0.010010（1）尾数求差MxMy Mx补 My补 0.1 1 0 0 0 0(1),0.1 1 0 0 0 0(1),+0.0 1 1 1 1 0,0.0 1 0 0 1 0(1),E 1，应修改x,My补 0.011110,(1-2)x=2-0110.100101，y=2-010(-0.011110)，求x-y,规格化处理：Mx My 0.1 1 0 0 0 0(1)E 11 110舍入处理：采用0舍1入法则Mx My 0.1 1 0 0 0 1判断溢出：E 11 100-2，不溢出故得最终结果为 xy 2010（0.110001）,满足规格化要
14、求,0.1 1 0 0 0 1,+1,0.1 1 0 0 0 0,设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则x、y的浮点数表示为x浮 11 011，1.101010 y浮 11 100，0.010110求阶差并对阶 EExEyEx补Ey补 11 011 00 10011 111修改后的x表示为：x浮 11 100，1.110101（0）尾数求和Mx+My 0.0 0 1 0 1 1（0）,(2-1)x=2-101(-0.010110)y=2-1000.010110，求x+y,0.0 0 1 0 1 1（0）,+0.0 1 0 1 1 0,1.1 1 0 1 0 1（0）,E 1
15、，应修改x,规格化处理：Mx+My 0.0 0 1 0 1 1（0）E 11 100 规格化之后的结果为：Mx+My 0.1 0 1 0 0 0（0），E 11 010舍入处理：采用0舍1入法，舍去0判断溢出：E 11 010-6，不溢出故得最终结果为 xy 2110（0.101100）,符号位与数值位相同，应左规2位,设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则x、y的浮点数表示为x浮 11 011，1.101010 y浮 11 100，0.010110求阶差并对阶 EExEyEx补Ey补 11 011 00 10011 111修改后的x表示为：x浮 11 100，1.1101
16、01（0）尾数求差MxMy Mx补 My补 1.0 1 1 1 1 1（0）,(2-2)x=2-101(-0.010110)y=2-1000.010110，求x-y,1.0 1 1 1 1 1（0）,+1.1 0 1 0 1 0,1.1 1 0 1 0 1（0）,E 1，应修改x,My补1.101010,规格化处理：Mx+My 1.0 1 1 1 1 1（0）E 11 100舍入处理：采用0舍1入法，舍去0判断溢出：E 11 100-4，不溢出故得最终结果为 xy 2100（0.110001）,满足规格化要求,（1）（2313/16）24（-9/16）（2）（2-213/32）（2315/16
17、）,2.10 设数的阶码3位，尾数6位，用浮点运算方法，计算下列各式：,（1）（2313/16）24（-9/16）,x=2313/16=0.1101002011y=24(-9/16)=-0.1001002100设两数均以补码表示，阶码采用移码双符号位，尾数采用补码单符号位，则x、y的浮点数表示为x浮 01 011，0.110100 y浮 01 100，1.011100(1)阶码求和EE移E移E补 01 01100 10001 111,0 1 0 1 1,0 1 1 1 1,0 0 1 0 0,+7,(2)尾数乘法运算：M补M补 0.110100补1.011100补 1.011101，01000
18、0补(3)规格化处理 M补M补 1.011101，010000补(4)舍入处理：运算结果尾数保留高7位(含符号位)则尾数为1.011101(010000)。最终相乘结果为浮 01 111，1.011101 其真值为27(0.100011),满足规格化要求,舍去,（2）（2-213/32）（2315/16）,x=2-213/32=0.0110102-010y=2315/16=0.1111002011设两数均以补码表示，阶码采用移码双符号位，尾数采用补码单符号位，则x、y的浮点数表示为x浮 00 110，0.011010 y浮 01 011，0.111100(1)阶码求差EE移E移 E补 00 1
19、10 11 10100 011,0 0 1 1 0,0 0 0 1 1,1 1 1 0 1,5,(2)尾数乘法运算：M补 M补 0.011010补0.111100补 0.000011 011101补(3)规格化处理 M补M补 0.000011 011101补则M补M补 0.110111 01补 E 01 001+-4补 00 011+11 100 11 111(4)舍入处理：运算结果尾数保留高7位(含符号位)则尾数为0.110111(01)。(5)判断溢出：E 11 111x y产生溢出，结果无意义。,符号位与最高数值位相同，需要左规4位,下溢,第三章 存储系统,(1)该存储器能存储多少个字节
20、的信息？存储容量=存储单元个数每单元字节数=(2)如果存储器由512K8位SRAM芯片组成，需要多少片？由512K8位的芯片构成1M32位的存储器，需要做字位扩展；其中，位扩展需要4片基本芯片构成512K32位的存储组；字扩展需要2组存储组构成1M32位的存储器；因此共需要24=8片(3)需要多少为地址作芯片选择？字扩展时使用了2组存储组，因此只需1位地址做芯片选择，每次同时选择4片位扩展的基本芯片。,3.1 设有一个具有20位地址和32位字长的存储器，问：,3.2 已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块
21、板结构形式，问：,(1)若每个模块板为1024K64位，共需几个模块板？(2)每个模块板内共有多少DRAM芯片？(3)主存共需多少DRAM芯片？CPU如何选择各模块板？主存共需6416=1024块 由高位地址选模块，A0A19用于地址线，A20A25用于译码控制。,个芯片,(1)画出该存储器的组成逻辑框图。由16K8位的芯片构成64K32位的存储器，共需16片基本芯片，其中每4片构成一个存储组，存储器共由4个存储组构成；因此，4个存储组的片选信号应由最高两位地址A14和A15产生；该存储器的组成逻辑框图如下：,3.3 用16K8位的DRAM芯片构成64K32位存储器，问：,(2)设存储器读/写
22、周期为0.5us，CPU在1us内至少要访问一次。试问：采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？,由于16K8位的DRAM芯片内部用128(1288)的矩阵构成 若采用集中刷新，则有128行 0.5us=64us的死时间，不合适；若采用分散刷新，则每访存一次需要1us，也不合适；所以采用异步式刷新方式。刷新时，由于每次刷新存储矩阵的1行因此，刷新间隔为：2ms/128=0.015625ms=15.625us，如果取15.6us作为实际的刷新间隔，则刷新一遍实际所用时间为：15.6us1281996.8us=1.9968ms,刷新是
23、存储芯片内部的操作，因此各芯片的刷新是同步进行的，不需要考虑64K32位存储器,(1)总共需要多少DRAM芯片？(2)设计此存储体组成框图。,3.4 有一个1024K32位的存储器，由128K8位的DRAM芯片构成,刷新信号周期：存储芯片刷新一行的时间间隔；128K8的DRAM芯片，行地址为9位，因此，共29=512行；异步刷新方式：在一个刷新周期分散地刷新所有行；则刷新信号周期=8ms/512=15.5us,3.4(3)采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少？,8ms,512行,3.5 要求用256K16位SRAM芯片设计1024K32位的存储器。SRAM芯片有两
24、个控制端：当/CS有效时，该片选中。当W/R=1时执行读操作，当W/R=0时执行写操作。,存储器容量扩展所需总的芯片数为：(1024K/256K)(32/16)=8片,3.6 用32K8位的EPROM芯片组成128K16位的只读存储器，试问：,（1）数据寄存器多少位？因为系统数据总线为16位，所以数据寄存器16位（2）地址寄存器多少位？因为存储器容量为128K，需系统地址总线17位，所以地址寄存器17位（3）共需多少个EPROM芯片？所需芯片总数：(128K/32K)(16/8)=8片,（4）系统逻辑图如下：,(1)画出地址译码方案。存储空间的分配如右图：需要2片8K8的RAM芯片进行位扩展，
25、形成存储组；再需要5组存储组进行字扩展构成40K16的RAM区组内地址线为A12A0 用于产生片选信号的地址线为A15A13可用74LS138译码器,3.7 某机器中，已知配有一个地址空间为0000H3FFFH的ROM区域。现在再用一个RAM芯片（8K8）形成40K16位的RAM区域，起始地址为6000H。假设RAM芯片有/CS和/WE信号控制端。CPU的地址总线为A15A0，数据总线为D15D0，控制信号为R/W、/MREQ，要求：,（2）将ROM与RAM同CPU连接。,A13,3.8 设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数
26、据总线宽度为64位，总线传送周期=50ns。求：顺序存储器和交叉存储器的带宽各是多少？,顺序存储器和交叉存储器连续读出m=8个字的数据信息量为：q=864=512位顺序存储器所需要的时间为：t1=mT=8100ns=800ns=810-7s故顺序存储器的带宽为：W1=q/t1=512/(810-7)=64107bit/s交叉存储器所需要的时间为：t2=T+(m-1)=100ns+(8-1)50ns=450ns=4.510-7s故交叉存储器的带宽为：W1=q/t1=512/(4.510-7)=113.8107bit/s,命中率：h=Nc/(Nc+Nm)=2420/(2420+80)=0.968主
27、存与Cache的速度倍率：r=tm/tc=240ns/40ns=6访问效率：e=1/(r+(1-r)h)=1/(6+(1-6)0.968)=86.2%平均访问时间：ta=tc/e=40ns/0.862=46.4ns,3.9 CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。,由 ta=htc+(1-h)tm，可得,3.10 已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少？,3
28、.13 一个组相联Cache由64个行组成，每组4行。主存储器包含4K个块，每块128字。请表示内存地址的格式。,3.14 有一个处理机，主存容量1MB，字长1B，块大小16B，Cache容量64KB，若Cache采用直接映射方式，请给出2个不同标记的内存地址，它们映射到同一个Cache行。,0000 1001 1110 00000001 1001 1110 0000,3.15 假设主存容量16M32位，Cache容量64K32位，主存与Cache之间以每块432位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。,第四章 指令系统,答：不合理。一般，存储字长和指令字长最好均是字
29、节的整数倍，以便于从内存单元中存取和有效地利用存储空间。因此，将指令字长设计为16位比较合适。,4-1 ASCII码是7位，如果设计主存单元字长为32位，指令字长为12位，是否合理？为什么？,(1)若操作码字段固定为8位，则最多可设计出多少条单操作数指令？答：单操作数指令条数：28-m-n条(2)若操作码字段长度可变，则最多可设计出多少条单操作数指令？答：设单操作数指令条数为k条，则(28-m)26 k 26 n，即k(28-m)26 n/26,4-2.假设某计算机指令长度为20位，具有双操作数，单操作，无操作数三类指令形式，每个操作数地址规定用六位表示。若现已设计出m条双操作数指令，n条无操
30、作数指令，问：,4-3 指令格式结构如下所示，试分析指令格式与寻址方式特点。,单字长双操作数指令。属于RR型指令。操作码6位，可以指定64种操作。,4-4 指令格式结构如下所示，试分析指令格式与寻址方式特点。,双字长指令。操作码OP占6位，可以指定64种操作。属于RS型指令。,4-6 一种单地址指令格式如下所示，R变址寄存器，R1基址寄存器，PC程序计数器，填写下列寻址方式,40条指令指令操作码需6位，26=64，剩余24种编码未用；4种寻址方式寻址特征需2位；单字长单地址指令剩余8位作为形式地址；四种寻址方式中，只有相对寻址可以访问640K范围的主存单元。,4-7 某计算机字长为16位，主存
31、容量为640k，采用单字长单地址指令，共有40条指令，试采用直接、立即、变址、相对四种寻址方式设计指令格式。,4-9 某机字长为32位，CPU中有16个32位通用寄存器，设计一种能容纳64种操作的指令系统，如果采用通用寄存器作为基址寄存器，则RS型指令的最大存储空间是多少？,64种操作操作码占6位；16个通用寄存器一个操作数和基址寄存器各占4位；单字长指令形式地址占18位；存储单元的地址E（R1）D，由于R1为32位，因此可寻址的最大存储空间为232=4GB。注意不是232+218,6位,4位,4位,18位,4-12 根据操作数所在的位置，指出其寻址方式。,操作数在寄存器中，为 寻址方式；操作
32、地址在寄存器，为 寻址方式；操作数在指令中，为 寻址方式；操作数地址（主存）在指令中，为 方式；操作数的地址为某一寄存器内容与位移量之和，可以是 寻址方式；,寄存器,寄存器间接,立即数,直接寻址,相对，基址，变址,第五章 中央处理器,（1）保存当前正在执行的指令的寄存器是（IR）指令寄存器；（2）保存当前正在被执行的指令地址的寄存器是（AR）地址寄存器；（3）算术逻辑运算结果通常放在（DR）数据寄存器和（AC）累加寄存器。,5-1 填空,5-2 参见图5.1的数据通路，画出存数指令STO R1，（R2）的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的数存单元中。,指令地址,指
33、令,数据单元,数据地址,数据,5-3 参见图5.1的数据通路，画出存数指令LAD(R3)，R0的指令周期流程图，其含义是将(R3)为地址数存单元的内容取至寄存器R0中。,指令地址,指令,数据,数据地址,解：微指令的数目为803+1=241条；微指令字长为32/8=4字节；故，控制存储器的容量为 2414=964字节,5-6 假设某机器有80条指令，平均每条指令有4条微指令组成，其中有一条取值微指令是所有指令公用的，已知微指令长度为32位，请估算控制存储器容量。,5-8 某机有8条指令I1I8，每条微指令所包含的微命令控制信号如下表所示。aj分别对应10种不同性质的微命令信号。假设一条微指令的控
34、制字段仅为8位，请安排微指令的控制字段格式。,微命令数目操作控制字段，则采用混合表示法设计微指令；从左表中选择互斥的微操作；a命令：与i互斥b命令：与f、g、i、j互斥c命令：与f、j互斥d命令：与i、j互斥e命令：与f、h、j互斥f命令：与b、c、e、h、i、j互斥g命令：与b、h、j互斥h命令：与c、d、e、f、g、i互斥i命令：与a、b、d、f、h、j互斥j命令：与b、c、d、e、f、g、i互斥,解法1：将（d,i,j）和（e,f,h）分别组成两个小组，进行译码，可得六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段组成如右图所示：解法2：将（b,i,j）和
35、（e,f,h）分别组成两个小组，进行译码，可得六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段组成如下：注意：00表示两位均不产生控制信号此题还有其他解法。,（1）微指令的三个字段分别对应为多少位？判别测试字段：假设每一位作为一个判别标志（直接控制），那么由于有4个转移条件，故该字段为4位。下址字段：控存容量为512单元，所以下地址字段用9位来寻址。微命令字段：（48-4-9）=35位。,5-11 已知某机采用微程序控制方式，控制容量为51248位。微程序可在整个控存中实现转移，控制微程序转移的条件共四个，微指令采用水平型格式，后继微指令采用断定方式。问：,其中
36、，微地址寄存器对应下址字段，微指令寄存器对应于P字段(判别测试字段)和控制字段(微命令字段)。地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。就是说，此处微指令的后继地址采用断定方式。,（2）画出对应这种微指令格式的微程序控制器逻辑框图。,5-12 今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。假设完成各步操作的时间依次为100ns、100ns、80ns、50ns。请问：,(1)流水线的操作周期应设计为多少？流水线的操作周期应按各步操作的最大时间来考虑，即流水线时
37、钟周期性，故取100ns。(2)若相邻两条指令发生数据相关，硬件上不采取措施，那么第2条指令要推迟多少时间进行？遇到数据相关时，就停顿第2条指令的执行；直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期。(3)如果再硬件设计上加以改进，至少需推迟多少时间？如采用专用通路技术，就可使流水线不发生停顿。,5-13 指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。,（1）画出流水处理的时空图，假设时钟周期为100ns。,5-13 指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器
38、堆（WB）五个过程段，共有20条指令连续输入此流水线。,（2）求流水线的实际吞吐量（单位时间内执行完毕的指令条数）。（3）求流水线的加速比。,5-16 判断以下三组指令中各存在哪种类型的数据相关？,（1）I1 LDA R1,A;M(A)R1 I2 ADD R2,R1;(R2)+(R1)R2（2）I1 ADD R3,R4;(R3)+(R4)R3 I2 MUL R4,R5;(R4)(R5)R4（3）I1 LDA R6,B;M(B)R6 I2 MUL R6,R7;(R6)(R7)R6,写后读相关,读后写相关,写后写相关,第六章 总线系统,单总线结构连接：采用一组总线（系统总线）连接整个计算机系统的各
39、大功能部件，所有的信息传送都通过这组总线。优点：允许各功能部件之间直接交换信息；系统扩充容易。缺点：系统总线的负载很重。,6-1 比较单总线、双总线、三总线结构的性能特点。,双总线结构连接：系统总线连接CPU、主存、和I/O设备；存储总线连接CPU和主存。特点：保持单总线结构优点的基础上，减轻了CPU的负担；但增加了硬件的成本和复杂度。,6-1 比较单总线、双总线、三总线结构的性能特点。,三总线结构连接：系统总线负责连接CPU、主存、I/O通道；存储总线负责连接CPU与主存；I/O总线负责连接各I/O适配器。特点：设置了通道，对外设进行统一的管理，分担了CPU的工作。提高了CPU工作效率，同时
40、也最大限度的提高外设的工作速度。但硬件成本进一步增加。,6-1 比较单总线、双总线、三总线结构的性能特点。,6-8 同步通信之所以比异步通信具有较高的传输频率，是因为同步通信（）。A、不需要应答信号B、总线长度较短C、用一个公共时钟信号进行同步D、各部件存取时间比较接近6-9 在集中式总线仲裁中，（）方式响应时间最快，（）方式对（）最敏感。A、菊花链方式B、独立请求方式C、电路故障D、计数器定时查询方式,C,B,A,C,6-10 采用串行接口7位ASCII码传送，带有1位奇校验位、1位起始位和1位停止位，当波特率为9600波特时，字符传送速率为（）。A、960B、873C、1371D、480（
41、说明：传送一个字符需要7+1+1+1=10位，9600/10=960）6-11 系统总线中地址线的功能是（）。A、选择主存单元地址 B、选择进行信息传输的设备C、选择外存地址 D、指定主存和I/O设备接口电路的地址6-12 系统总线中控制线的功能是（）。A、提供主存、I/O接口设备的控制信号和响应信号B、提供数据信息C、提供时序信号D、提供主存、I/O接口设备的响应信号,A,D,A,总线带宽Dr 一个总线周期传送的字节数D总线周期T一个总线周期传送的字节数D总线时钟频率f 870M560MB/s,6-20、某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线
42、时钟频率为70MHz，总线带宽是多少？,第七章 外围设备,7-1、计算机的外围设备是指（）A、输入/输出设备B、外存设备C、输入/输出设备及外存储器D、除了CPU和内存以外的其他设备7-2、打印机根据印字方式可分为（）和（）两大类，在（）类打印机中，只有（）型打印机能打印汉字。A、针型打印机 B、活字型打印机 C、击打式 D、非击打式,D,C,D,C,A,（1）磁盘存储器的存储容量是多少？每道记录信息容量=12288字节每个记录面信息容量=27512288字节共有4个记录面所以磁盘组总容量为：4 27512288字节=13516800字节（2）最高位密度与最低位密度是多少？最高位密度D1，即最
43、内层磁道的位密度（R1=115mm）D1=12288字节/（2R1）=17字节/mm最低位密度D2，即最外层磁道的位密度（R2）R2=R1+（275 5）=115+55=170mmD2=12288字节/（2R2）=11.5 字节/mm,7-7、某磁盘存储器转速为3000转/分，共有4个记录面，每毫米5道，每道记录信息为12288B，最小磁道直径为230mm，共有275道。问：,（3）磁盘数据传输率是多少？磁盘传输率 C=盘片转速 r 道容量 N 盘片转速 r=3000/60=50 周/秒道容量 N=12288字节（每道信息容量）C=r N=50 12288=614400字节/秒（4）平均等待时
44、间是多少？平均等待时间=（1/2）*1/r=（1/2）*(1/50)=10毫秒,答：存取时间平均找道时间平均等待时间数据传播率DrrN，r为磁盘转速，N为每道容量,7-8、已知某磁盘存储器的转速为2400转/分，每个记录面道数为200道，平均找道时间为60ms，每道存储容量为96Kbit，求磁盘的存取时间与数据传播率。,答：360转/分=60转/秒=60道/秒 数据传输率Dr=60道/秒15扇区/道512B/扇区=460800B/秒 写入4096B需时：所以，平均需时=平均找道时间+平均等待时间+数据读取时间=(10+40)/2ms+(1/2)*(1000/60)ms+8.9ms=25ms+8
45、.3ms+8.9ms=42.2ms 最长需时：40ms+1000/60+8.9ms=40+16.7+8.9=65.6ms,7-10、软盘驱动器使用双面双密度软盘，每面80道，每道15扇区，每个扇区存储512B。已知磁盘转速为360转/分，假设找道时间为10 40ms，今写入4096B，平均需要多少时间？最长时间是多少？,第八章 输入输出系统,8-1、如果认为CPU等待设备的状态信号是处于非工作状态（即踏步等待），那么在下面几种主机与设备之间的数据传送中，（）主机与设备是串行工作的；（）主机与设备是并行工作的；（）主机程序与设备是并行运行的。A、程序查询方式 B、程序中断方式 C、DMA方式8-
46、2、中断向量的地址是（）。A、子程序入口地址 B、中断服务程序入口地址C、中断服务程序入口地址指示器D、例行程序入口地址8-4、采用DMA方式传送数据时，每传送一个数据就要占用一个（）的时间。A、指令周期 B、机器周期 C、存储周期 D、总线周期,A,C,B,B,C,8-6、在图8.7中，当CPU对设备B的中断请求进行服务时，如设备A提出请求，CPU能够响应吗？为什么？如果设备B一提出请求总能立即得到服务，问怎样调整才能满足此要求？,当CPU对设备B进行中断服务时，设备A提出请求，则CPU不能响应；因为设备A、B属于同一级别的中断源，不能够进行嵌套服务；若要设备B一提出请求总能立即得到服务，则
47、使设备C的优先权最高即可，可将设备C单独设置为第3级中断，并令IM3=0即可。,（1）将表中各级中断处理程序的各中断屏蔽值如何设置（每级对应一位，该位为0表示允许中断，为1表示中断屏蔽）,8-8、设某机器有5级中断：L0，L1，L2，L3，L4，其中断响应优先次序为：L0最高，L1次之，L4最低，现在要求将中断处理次序改为L1L3L0L4L2，试问：,(2)若这5级中断同时发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。(L1L3L0L4L2),按优先次序先调用L0，L0屏蔽了本级和低级中断请求，而L1的中断请求未屏蔽，则L1发生中断嵌套响应；L1中断时，不允许任何中断，服务
48、完毕后，退回到L0的中断服务程序，这时，允许L3的中断嵌套响应；L3服务完毕后，返回L0中断服务程序；L0服务完毕后，按照顺序应处理L2，L2开放了更高级中断L4，因此响应了L4，L4响应完成后再继续执行L2级中断服务程序。,8-11、参见图8.7所示的二维中断系统。,（1）若CPU现执行设备E的中断服务程序，则IM2、IM1、IM0的状态是什么？答：若执行设备E的中断服务，则2级中断源（设备A、B、C）均可发生中断嵌套，因此IM2IM1IM0=011；（2）CPU现执行设备H的中断服务程序，则IM2、IM1、IM0的状态是什么？答：若执行设备H的中断服务，则1级中断源（设备D、E、F）、2级
49、中断源（设备A、B、C）均可发生中断嵌套，因此IM2IM1IM0=001；（3）若要使设备B一提出中断请求，CPU立即响应，则应如何调整才能满足要求？答：使设备B的优先权最高，即可满足题目要求；可将设备B单独设置为第3级中断，并令IM3=0即可。,8-12、下列陈述中正确的是（）A、在DMA周期内，CPU不能执行程序B、中断发生时，CPU首先执行入栈指令将程序计数器内容保护起来C、DMA传送方式中，DMA控制器每传送一个数据就窃取一个指令周期D、输入输出操作的最终目的是要实现CPU与外设之间的数据传输8-14、IEEE1394是（）I/O标准接口，与SCSI（）I/O标准接口相比，它具有更高的
50、（），更强的（），体积（），连接方便。A、并行 B、串行 C、数据传输速率 D、数据传输实时性E、小,D,D,B,C,A,E,8-13 Pentium系统有两类中断源：由CPU外部的硬件信号引发的称为外部中断，它分为可屏蔽中断 和非屏蔽中断；由指令引发的称为异常中断，其中一种是执行异常，另一种是指令中断。8-15 SCSI是系统级（），是处于主适配器和智能设备控制器之间的（）IO接口。SCSI-3标准允许SCSI总线上连接的设备由（）个提高到（）个，可支持（）位数据传输。A.并行 B.接口 C.16 D.8 E.16,B,A,D,C,E,通道方式利用通道来管理外设的工作，可以实现对外设的统一管
