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1、摘 要采集是认知的开始、测量的前提、分析的基础，绝大多数的电子设备、仪器都是数据采集为基础。随着电子技术和数字技术的飞速发展，信号的传输速度和CPU的处理速度越来越快，因此对数据采集和处理的要求也越来越高。由于芯片技术的限制我国很难在高端的数据采集系统中有所作为，一般国内的数据采集卡都处于中低端产品，多用于中低频信号的采集中，很少有符合我们设计要求的高速采集系统。课题中的高速数据采集卡是研究高性能分析仪器的一部分，它与一般的数据采集卡存在区别，主要区别在于我们的系统对数据输出的要求不强，系统可以自成系统，有一定的数据处理和分析能力。本设计采用AD转换器+FPGA芯片+ARM处理器的结构，实现了
2、采样率为250M的数据采集卡。论文从宏观和微观两个方面来分析数据采集卡的各个组成部分。从宏观上分析了采集系统中各个芯片间的数据流向、速度匹配和具体通信方式的选择等问题。使用乒乓机制降低了数据处理的速度，来降低FPGA中的预处理难度，使FPGA处理时序余量更加充裕。在ARM与FPGA通信方式上使用DMA传输，大大提高了数据传输的速率，并解放了后端的ARM处理器。设计从宏观上优化数据传输的效率，充分发挥器件的性能，并提出了一些改进系统性能的方案。从微观实现上，数据是从前端数据调理电路进入AD转换器，再由FPGA采集AD转换器输出的数据，后经过数据的触发、成帧等预处理，预处理后的数据再传输给后端的A
3、RM处理器，最后由ARM处理器送给LCD显示。微观实现的过程中遇到了很多问题，主要是在AD数据的采集和采集数据的传输上。在后期的系统调试中遇到了采集数据错位、ARM与FPGA通信效率低下，还有FPGA中预处理时序紧张等问题，通过硬件软件部分的修改，问题都得到一定程度的解决。在整个数据采集卡的设计过程中还遇到高速PCB设计、硬件设计可靠性、设计冗余性和可扩展性等问题，这些都是硬件设计中的需要考虑和重视的问题，在论文的最后一章有详细论述。关键词：高速数据采集 触发 高速PCB设计AbstractDate acquisition is the premise of measure, the foun
4、dation of analysis and the beginning of cognition. Most precise device is based on the date acquisition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster; therefore the requirements of data acquisition and
5、processing are more severe than before. It is hard for us to make a brilliant success in the area of high-end data acquisition due to the restraint of the technology of chip. At present the data acquisition card in our country are almost low-end products which are always used to deal with median fre
6、quencies low frequencies. And the systems of acquisition seldom are line with the demanding of our design. In this paper, high-speed data acquisition card is a part of high performance analytical instruments. The differences between this kind of cards and the others are that they are not rigid to th
7、e output of system and have the ability of data analyzing and processing. We successfully design a system of 250M sampling frequencies based on the structure of A/D, FPGA and ARM. This paper analyzes the system from Macro-and micro respect. From the macro point of view it analyzes data flowing, spee
8、d matching and the selection of specific means of communication of acquisition system and so on. We adapt ping-pong mechanism to reduce the speed of analyzing data and pre-difficult of FPGA which lead to the ease of processing Timing Margin of FPGA. DMA transfer is used as communication between ARM
9、and FPGA which improve data transmission rates, and liberate the back-end ARM processor. From the micro point of view, data enter into the A/D converter from the front-end conditioning circuitry, FPGA collecting data on the output of A/D converter and go through the pre-operation of triggering and f
10、raming of data. After these operations, data are transmitted to the back-end of the ARM processor and then display on the LCD. A lot of difficult exited in the successful operation in the micro respect which is mainly about A/D data collection and the of transmission data. In the latter part of the
11、system we encounter the dislocation data collection, the inefficiency of ARM and FPGA communication and the tension of timing in the pre-operation of FPGA. All of these issues have been settled by the revising of hardware and software. There are also some problems encountered in the design process o
12、f data acquisition card, such as the design of High-speed PCB, the reliability of hardware design reliability, redundancy and scalability of the system. All the solutions of these problems are illustrated in the last part of this paper. Keyword：High-speed Data Acquisition Triggering High-speed PCB目录
13、摘 要IAbstractII第一章 绪 论11.1 高速数据采集现状11.2 数据采集卡在测试仪器中的应用11.3 数据采集卡主要的性能指标21.4本文主要研究工作和难点2第二章 系统设计方案和主要器件选型42.1 系统设计方案42.2 ADC芯片选型42.3 DA芯片选型52.4 FPGA芯片选型62.5 主控CPU选型9第三章 数据采集与触发电路设计113.1 前端采集电路设计113.2 触发电路与触发控制133.3 采集中的问题和解决方法163.4 SDRAM控制器设计20第四章 各芯片间的数据传输与处理254.1 采集卡各芯片速度等级的划分和数据流向254.2 ARM与FPGA通信26
14、4.3 数据的模拟输出304.4 ARM动态配置FPGA35第五章 高速PCB设计与调试415.1 高速PCB设计415.2 硬件调试与故障分析455.3焊接经验总结46结 论49致 谢50参考文献51附录1 ARM外围电路53附录2 FPGA外围电路55附录3 同步问题57附录4 ARM读取显示程序58第一章 绪 论1.1 高速数据采集现状随着电子技术和数字技术的不断发展，以嵌入式计算为核心的数据采集系统已经在测控领域占据了统治地位。数据采集技术作为信息科学的重要组成部分，已广泛应用于国民经济和国防建设的各个领域，尤其是嵌入式技术的发展与普及，数据采集技术将有广阔的发展前景。数据采集系统是将
15、现场采集到的数据进行处理、传输、显示、存储等操作的设备，它有两个主要的目标:第一是精度，对任何有目的的测试都要有一定的精确度要求，否则也就失去了测试的意义。按照不同系统的设计要求，我们可以选择不同A/D转换芯片，来到达精度的要求。第二是速度，提高数据采集的速度不仅仅是提高了工作效率，更主要的是扩大数据采集系统的适用范围。如果想要达到以上两个目标必须选择合适的AD转换器，而超高速AD转换器的关键技术一直都只被安捷伦、泰克等测试仪器厂家所掌握，近几年ATMEL、NS等公司才有所突破，但是高速AD转换器价格十分昂贵，而且国外主要的ADC生产厂家对ADC出口有严格的控制，加上我国高速芯片研发的落后，这
16、大大制约了我国的测试设备的发展1。我国虽然在高端仪器领域难有发挥空间，但是在中低端数据采集系统上还是有很好的发展。在国内采样率达到500MSPS的数据采集卡还是十分常见的，不过居高不下的价格让客户难以接受，特备是数据采集系统有特殊要求的非标准数据采集卡的价格更是难以接受，因此以电子科技大学为代表的一批科研院校都选择了自主研发。由于嵌入式系统向高速化智能化方向发展，老式测试仪器很难满足高速、实时、准确的要求，急需新一代的实时、高分辨率的高性能分析仪器。仪器的研制不但可以打破国外企业对我国中高端测试仪器的垄断，而且推动了我国的工业测试技术的发展。高速数据采集卡作为高端仪器的核心部分是整个仪器研制的
17、关键，因此高速数据采集卡的研制有着极大的现实意义和经济价值。1.2 数据采集卡在测试仪器中的应用由于近几年电子行业对高端测试仪器的需求激增，目前各高校、科研院所陆续开展了相关的研究，数据采集卡作为高端测试仪器里面重要的一环也越来越受到大家的重视。市场上出现了一大批专业从事高速数据采集卡设计的中小公司，他们研制的数据采集卡分两种，一种是标准数据采集卡，即采集卡的是基于USB、PCI总线的标准数据采集卡；另一种就是非标准数据采集卡，即根据客户要求定制的数据采集卡。本课题主要是研制高性能测试仪器设计的一部分，因此课题中设计的数据采集卡属于非标准数据采集卡，它与通用的标准数据采集卡还是有较多不同之处，
18、主要体现在以下几个方面：1.设计的数据采集卡具有很强的数据处理功能，可以自成系统，因此不需要与外部的高速总线相连。2.设计的数据采集卡属于非标准的数据采集卡，因此数据的输入输出要求都与要设计的仪器相关，不能以一般的数据采集卡的指标来衡量。设计的数据采集卡后端使用ARM处理器，采集的数据直接可以通过ARM处理器外接的LCD显示，而数据处理部分大部分都可以在FPGA中实现，因此不需要通过高速总线将数据输出。由于研制的测试仪器在数据精度上要求不高，但是对采样率要求较高，因此设计时选用8位精度、采样率高达250MSPS的A/D转换器。1.3 数据采集卡主要的性能指标根据设计要求，本课题研制的数据采集卡
19、主要有以下的技术指标和要求：1. 单通道模拟输入，信号最高采样率为250MSPS；2. 分辨率：8bits；3. 单通道模拟输出，14位分辨率，采样率最高175MSPS；4. 支持电平、上升/下降沿等常见触发；5. 支持RS232输出；6. 八路数字I/O输出；1.4本文主要研究工作和难点论文的主要任务是基于ARM和FPGA的高速数据采集卡的硬件设计，并且针对具体的方案讨论如何提高采集的性能。这一部分在今后的进一步研究中有重要的意义，具体的研究内容如下：1. 数据采集卡的整体设计方案选择和芯片选型。2. 各芯片间数据通信方案选择，各部分处理速度分析。3. 高速PCB设计与调试。4. 前端采集与
20、FPGA预处理，整个系统的逻辑控制。5. 高速DAC内部寄存器配置，控制模拟数据输出。6. 使用ARM配置FPGA，达到动态配置的目的。在课题研发中遇到了许多难点，主要有以下几个问题：1. 高速PCB设计设计高速PCB的电源和地的分配，跨地信号的处理，LVDS信号的走线，AD时钟的选择与走线，高速DAC的时钟选择与走线，FPGA外接多种电平时I/O的供电，系统冗余设计等。2. 采集数据同步问题A/D转换的数据进入FPGA之后，经常会出现数据移位的问题，主要的原因是数据与地址不同步造成的，由于采集的速度高达100M以上，采集时钟的周期为10ns以下，数据存储的地址与采集的时钟很容易出现移位，造成
21、存储地址建立时间不足，地址产生错误的问题。3. ARM采集数据效率问题设计初期ARM与FPGA之间的通信采用异步通信的方式，使用ARM读取外部FPGA的双口RAM中的数据，实验发现可以正常读取，但是速度较慢而且数据传输的过程中需要长期占用ARM处理器，会出现整个系统较慢的问题。分析了以上情况之后，决定采用DMA传输方式，代替之前的方案。使用DMA传输方式，可以加快数据传输的速度，并可以解放ARM处理器。第二章 系统设计方案和主要器件选型2.1 系统设计方案整个系统是由前端模拟通道、触发电路、FPGA数据采集预处理、数据模拟输出和ARM数据处理显示五部分组成。前端模拟通道主要是将模拟数据调理到A
22、D9480的电压输入范围。触发电路给采集系统提供稳定的触发信号，保证采集波形的稳定。FPGA数据采集预处理分为A/D数据采集、触发控制、帧控制、SDRAM控制器和ARM数据交换五个部分，模拟数据经过A/D装换后在FPGA中缓冲，缓冲之后使用触发控制将采集到的数据分成512个数据点组成的数据帧，数据按照帧的顺序传输，经过SDRAM存储后，通过ARM与FPGA中的共享存储区传输给ARM。数据模拟输出部分使用采样率高达175MSPS的AD9707,将FPGA中的数据送至AD9707既可以得到想要的模拟信号。ARM数据处理显示部分主要是将FPGA采集的数据帧显示，并根据数据帧的传输情况控制FPGA的数
23、据采集。具体的数据采集系统的硬件结构图如下图2-1所示：图2-1 数据采集卡硬件结构图2.2 ADC芯片选型A/D转换器是整个采集系统的核心，系统前端模拟电压调理电路、FPGA数据采集和后端的采集控制部分都与A/D直接相关，A/D芯片的选择不但关系到系统设计的性能，而且直接决定了整板设计的难度。基于综合考虑我们选用了Analog Device公司生产的AD9480芯片，AD9480采样率高达250MSPS、8位转换精度，同时保持士0.25LSB优良的微分线形误差(DNL)。该DNL技术指标比具有相同转换速率的同类IC高两倍。为了减小系统的功耗，芯片采用3.3 V电源供电，工作时钟为差动解码时钟
24、，内置有基准电压源和采样跟踪保持电路。AD9480支持多路分配的TTL/CMOS输出逻辑和低电压差分信号(LVDS)输出。在CMOS多路分配模式下，AD9480可以交叉存储模式或并行模式以半时钟速率在两个8bit通道中移动数据。当工作在LVDS输出模式时，AD9480通过单一输出通道以全时钟速率输出数据，以达到最佳的输出性能2。由于AD9480在DNL方面的优良性能，使其适合运用在数字示波器和网络分析仪等要求精确明显输入信号较小的应用中，同时也适合要求高采样率和高宽带宽的应用场合。因此，AD9480是本设计中所需ADC的最佳选择。AD9480的模拟输入驱动着一个高带宽的跟踪保持电路；然后经过一
25、个8bit的ADC内核对其信号进行采样、量化；最后把量化的数字信号通过LVDS输出。同时内部还包括了一个可以接受TTL、CMOS、LVPECL等输入电平的基准电压源，以确保AD9480更容易的使用。由于PCB设计时使用两层板设计，为了保证输出信号的回流面积尽可能小，数据输出和采集时钟都选择LVDS。2.3 DA芯片选型为了输出高性能的模拟信号，DAC采用采样率高达175M的高速DAC。AD970X系列DAC针对低功耗特性进行了优化，同时仍保持出色的动态性能，适合用于手持便携式仪器等需要有效地合成宽带信号的场合。AD9707 精度高达14位 ，采样率为175MSPS，内部集成边沿触发式输入锁存器
26、，1V温度补偿带隙基准电压源和自校准功能，使AD9707能提供真14位INL与DNL性能。AD9707还具有共模电位移动能力，当与其他模拟器件连接时无需电平移动电路；并简化了模拟电路的设计并且降低了小型便携式设计中的印制电路板面积3。AD9707的具体特性如下：1.低电压：完整的CMOS DAC操作电压3.6V-1.7V。3.3V时功耗50mW，1.8V时功耗12mW。DAC满刻度电流可以为低功耗操作而减小。可以为休眠和掉电模式提供低功耗的空闲周期。2.自校准：自校准可以正确发挥AD9707的14-bit INL和DNL 性能。3.二进制补码支持：数据输入支持二进制补码或直接二进制数据编码。4
27、.灵活的时钟输入：可选择的高速单端、差分CMOS时钟输入。支持175MSPS转换速率。5.设备配置：设备可以通过引脚短接配置，也可以通过SPI控制进行高级编程。6.易与其它元件连接：可调节的通用输出模式易于和其他0-1.2V的信号连接。7.片上参考电压：AD9707 包含一个1.0V的内部基准电压参考。2.4 FPGA芯片选型在现代采集系统中FPGA往往被用做通信系统的中枢，负责了大量的数据采集和前期处理和控制工作，FPGA作为系统的中间级主芯片承担着承前启后的重大任务。FPGA选择和设计很大程度上决定了系统的性能，决定了系统传输处理的效率，成为了系统设计的关键。2.4.1 FPGA的特点及选
28、型常见的FPGA一般由六部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。在设计初期，就应该根据设计要求选择一款合适的FPGA芯片4。各部分具体介绍如下：1.可编程输入/输出单元大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上拉下拉电阻；可以调整输出驱动电流的大小等。2.基本可编程逻辑单元FPGA的可编程逻辑单元基本是由查找表（LUT）和寄存器（Register）组成的。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可
29、编程单元的配置是一个寄存器加一个查找表。学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。器件选型是一个综合性问题，需要将设计的需要、成本的压力、规模、速度等级、时钟资源、I/O特性、封装、专用功能模块等诸多因素综合考虑。3.嵌入式块RAM目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。根据设计需求，块RAM的数量和配置方式也是器件选型的一个重要标准。4.丰富的布线资源布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。根据工艺、长度、宽
30、度和布局位置而划分为以下不同的等级：全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；长线资源：用以完成器件Bank间的一些高速信号和一些第二全局时钟信号的布线；短线资源：用来完成基本逻辑单元间的逻辑互连与布线；其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。由于在设计过程中，往往由布局布线器自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所用的底层单元模块，所以常常忽略布线资源。其实布线资源的优化与使用和实现结果有直接关系。 5.底层嵌入功能单元底层嵌入功能单元的概念比较模糊，这里我们指的是那些通用程度比较高的嵌入式功能模块，比如PLL
31、（Phase Locked Loop）、DLL（Delay Locked Loop）、DSP和CPU等。随着FPGA的发展，这些模块被越来越多地嵌入到FPGA的内部，以满足不同场合的需要。6.内嵌专用硬核内嵌专用硬核与“底层嵌入单元”是有区别的，这里指的硬核主要是那些通用性相对较弱，不是所有FPGA器件都包含硬核。如高速串并收发单元、PCI-e接口硬核等。系统所选用的EP3C25Q240C8N是Altera Cyclone系列的第三代产品。Cyclone III系列FPGA前所未有地同时实现了低功耗、低成本和高性能,进一步扩展了FPGA在成本敏感的大批量领域中的应用。EP3C25拥有24624
32、个逻辑单元，内部集成66个M9K 嵌入式存储器模块，内部RAM资源多达608Kbits，66个嵌入式18*18乘法器，4个内部PLL，最大用户I/O引脚数量148个，83个差分通道。系统中AD输出为LVDS，因此需要多达十组的LVDS通道，数据缓冲需要大量的内部RAM资源，EP3C25内部的66个M9K资源可以很好的满足设计要求。AD采样时钟由FPGA片内PLL倍频获得，而且多个片内PLL更加有利于AD时钟的分频与控制56。2.4.2 FPGA的设计步骤FPGA的设计能力很大程度上决定了系统能够达到的设计指标，而在现在电路系统中FPGA往往被用于通信系统的中枢，负责了大量的数据采集和前期处理和
33、控制工作，FPGA的设计能力也就直接决定了系统的效率，FPGA作为系统的中间级主芯片承担着承前启后的重大任务，成为系统设计的关键。FPGA的设计其实是一个非常复杂严密的过程，特别是对高速实时系统来说，FPGA的设计需要一个科学合理的设计流程，它开始于系统设计的初期，有极强的针对性和严密性。以前“刀耕火种”的设计方法已经不能适用于高速系统中的FPGA设计，代码设计已近变得基础功，而更重要的部分在于仿真和时序分析。科学的FPGA设计方法大体分为一下几个步骤，具体的分析见参考文献：1.电路设计与输入电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA工具。常见的使用HDL语言编程和
34、原理图输入两种方式。2.功能仿真使用HDL描述完电路后，要用专业的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。功能仿真一般称为前仿真，主要使用的软件是ModelSim。通过仿真能及时的发现设计中的错误，加快设计进度，提高设计的可靠性。3.综合优化综合优化其实就是将我们编写好的HDL语言用FPGA内部的与非门、触发器和RAM等基本逻辑单元实现，并按照目标与要求优化所生成的逻辑连接。通常我们的做法是直接使用器件厂商自带的综合工具进行综合，在根据目标优化方面做的很不足。常见的综合优化工具有Synplicity公司的Synplify。4.综合后仿真综合完成后需要检查综合结果是否与原设计一
35、致，那就要做综合后仿真，它一般就是指带门延时的仿真。特别是当遇到布局布线后仿真时发现有电路结构与设计意图不符的现象，则常常要回溯到综合后仿真以确认是否是由于综合歧义造成的问题。5.实现与布局布线基本逻辑单元组成的网表，它与芯片的实际结构还是有差别的，这时需要使用FPGA厂商自己的工具，根据所选芯片的型号，将综合输出的逻辑网表适配到具体FPGA上，这就是实现过程。布局是指将逻辑网表中的硬件原语或者底层单元合理的适配到FPGA内部的固有硬件结构上，布局的优劣对设计的最终实现结构（在速度和面积两方面）影响很大；布线是指根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确连接各个元件的过程。在
36、高速电路设计中，对时序约束和布局布线有很高的要求，这是在设计初期就已经决定好的。6.时序仿真和验证将布局布线的延时信息反标注到网表中，进行的仿真就叫时序仿真，也称为后仿真。7.板级仿真与验证在有些高速设计的情况下需要使用第三方的板级验证工具进行仿真验证，如Mentor Hyperlynx等可以通过对设计的IBIS、HSPICE等模型的仿真，能较好的分析高速设计的信号完整性、电磁干扰等电路特性。8.调试与加载配置将配置文件加载到FPGA中，再使用示波器、逻辑分析仪等仪器分析输出信号，在一些简单的设计中可以使用QuartusII内嵌的SignalTapII对设计进行在线逻辑分析。2.4.3 FPG
37、A核心电路设计FPGA各系列的最小系统板的单元组成基本相同，仅具体电路中存在着差异。一般可以把其组成分为七部分：FPGA主芯片、PROM存储芯片、电源电路、全局时钟发生电路、JTAG接口电路、下载模式选择电路和接口引出插针。以该最小系统板作为控制核心，外加所需的接口电路就可以实现各种设计5。整个系统的FPGA部分都是围绕EP3C25设计，其他外围的器件的选择都是根据它的特点设计。由于EP3C25的配置文件大小为5.8M，因此外围的PROM配置芯片选用EPCS16；FPGA除了核心供电1.2V外，I/O供电上还必须区分，因为FPGA的bank5和bnak6与AD的LVDS直接相连，因此在这两个b
38、ank上的I/O供电必须是2.5V；全局时钟的发生电路主要由50M的有源晶振组成，在晶振电源上加入磁珠和电容用来吸收和滤除高频分量，保证电源输入的稳定，时钟输出端串联一个33电阻保持时钟输出信号完整性；JTAG电路中的VCCIO必须使用2.5V与其他的电路使用3.3V不同；配置方式的选择依然可以通过MSEL0.2的不同接法决定。具体的FPGA外围电路见附录。2.5 主控CPU选型主控CPU相当与人的心脏，整个系统运行的快慢与它有直接关系，常见的嵌入式处理器有单片机、ARM、DSP等，它们都有各自的特点，运用的场合各有不同，设计的难度也不一样。主控CPU的选择是一个综合的过程，在选择时它必须有以
39、下特点：1. CPU运算速度快，不能拖慢整个系统采集的效率。2. CPU内嵌LCD控制器可以驱动TFT-LCD，利于降低系统设计难度。3. 所选处理器比较常见，在其他设计中有广泛应用，便于代码移植，简化设计。4. 基于此CPU的开发板购买方便，价格便宜，代码丰富。 基于以上的这些条件，主控CPU选择三星公司ARM9S3C2410A，它是当前比较流行的ARM处理器，开发板比较常见且价格便宜，有大量现成的设计可供参考，代码图书资源丰富，属于比较典型的ARM9处理器。2.5.1 S3C2410简介S3C2410是三星公司推出的采用RISC结构的16/32位微处理器。它基于ARM920T内核，采用五级
40、流水线和哈佛结构，频率达到203MHZ，是高性能低功耗的硬宏单元。S3C2410被广泛应用于手持设备以及普通的嵌入式应用的集成系统，为了降低整个系统的成本，S3C2410还包含下列部分：LCD控制器（STN&TFT）、NAND Flash引导装入程序、系统管理（片选逻辑和SDRAM控制器）、3通道UART、4通道DMA、4通道PWM时钟、I/O口、RTC、8通道10位ADC及触摸屏接口、IIC总线接口、IIS总线接口、USB主口和设备口和2通道SPI总线接口8。2.5.2 ARM核心板组成随着ARM处理器的功能越来越强大，处理器的封装和PCB设计也变得越来越困难，一般的ARM9处理器都是BGA
41、封装，需要用六层板来布线，因此为了节约成本，一般的开发板设计者都把核心处理器和一些基本的芯片集成在一个六层的核心板上，六层板将大部分未使用的硬件资源都用I/O引出，而其他的外围电路都放在两层的底板上。我们的设计中也使用现有的2410核心板，再基于此核心板设计底板电路。 ARM核心板一般由以下几个部分组成：ARM处理器、SDRAM存储器、NAND FLASH、晶振、有些甚至还包括Nor FLASH和系统电源芯片，它集成度都很高，基本上可以经过添加简单的外部电路之后即可使用。使用核心板大大简化了硬件设计，即提高了硬件的利用率，又降低了设计的难度，可谓一举两得。2.5.3 ARM外围电路由于使用AR
42、M核心板，因此ARM的外部电路比较简单，设计中重复的存储器部分都被省略了，不同的是根据不同的设计要求，使用不同的外围设备。数据采集卡中ARM的外围设备主要由LCD、UART接口、SPI接口、JTAG和复位电路组成。由于使用的核心板上没有电源设计，核心板供电都是靠底板的两个AMS1117分别对I/O和核心进行供电。ARM的外围部分电路见附录1。第三章 数据采集与触发电路设计FPGA高速采集和采集后的触发控制是系统设计的关键部分，它直接决定了数据的正确性和稳定性。本章主要是对FPGA数据采集、触发控制和存储器控制三个方面加以论述，再结合实验中遇到的问题，对FPGA数据采集和触发控制中的关键部分进行
43、分析，来达到高效高速采集的目的。3.1 前端采集电路设计3.1.1 AD前端调理电路前端调理电路目的就是将被测信号调理到AD9480模拟输入的电压范围。被测信号经过前端阻抗变换网络之后，进入后级运算放大器，后级选择高阻抗低噪声运算放大器ADA4817，输入阻抗高达500G。后级信号经过调理之后输入AD8351中，AD8351主要是将输入的单端信号转换为AD9480需要的差分信号。与多数高速、高动态范围的A/D一样，AD9480也是采用差分模拟输入。模拟信号采用差分输入可以改善很多性能，其中最主要的一点就是差分结构对模拟输入信号的偶次谐波有较高的抑制性，而且对共模噪声有着非常好的抑制作用。设计中
44、使用AD8351将单端信号转换为差分输出来驱动AD9480。AD8351是ADI公司推出的一款低功耗、高带宽差分放大器。它采用10引脚的MSOP封装，在宽泛范围内能具有良好的低噪声和失真特性。因此AD8351是设计高精度采样系统的最佳选择， AD8351还可实现信号的单端变差分9。下图3-1为AD8351单端转差分的典型电路：图3-1 AD8351单端转差分的典型电路模拟信号经过AD8351转换为差分信号之后进入AD9480。设计中可以使用S1引脚来选择数据输出格式和占空比，当输出LVDS格式数据时，LVDSBIAS必须通过3.75K接地，来调整LVDS输出电流。可以由SENSE来决定满刻度的
45、大小，通过变化跳线来改变SENSE引脚的电压来实现不同的满刻度范围，SENSE默认为接地，表示ADC使用内部1V作为满刻度范围，同时外部参考引脚VREF接地。下图3-2为AD9480功能模块图，通过配置上述功能引脚后AD9480即可以正常工作。图3-2 AD9480功能模块图3.1.2 FPGA数据采集设计中使用FPGA内部的RAM来缓冲AD输出的数据，EP3C25内部的RAM资源总共有608Kbits，使用这些内部的RAM作为数据缓冲单元，既可以节约成本，又可以提高硬件采集的性能。使用FPGA内部的RAM资源，设计中可以非常容易的构建前端数据缓冲所需要的双口RAM或者FIFO，前端缓冲器的大
46、小直接决定了数据采集卡连续记录的能力，可以根据内部RAM使用的情况来合理的分配FPGA内部的RAM资源。FPGA内部RAM的存在形式一般有以下几种，分别为512bit的M512，4kbit的M4K,以及9kbit的M9K。EP3C25内部就有66个M9K 嵌入式存储器模块，它们均匀散布在FPGA的各个bank中，用M9K实现真正的双口RAM。C8等级的FPGA实现双口RAM的最高的工作为238MHZ，而AD9480最大的采样率为250M，因此使用FPGA来缓冲数据完全可以满足设计要求。在设计之前就要根据采集信号的频率和AD采样频率来综合决定使用RAM的大小，过多的使用M9K模块会使得后期设计资
47、源短缺，过少的使用M9K模块会使得一次采集数据不够。FPGA内部的M9K模块数量是固定的，分布在FPGA内部的区域也是固定的，如果一味的追求大容量的数据缓冲而使用多个不同位置的M9K模块，在各个模块之间可能也会出现难以控制的时序问题。由于数据采集卡上的FPGA部分可以由ARM处理器灵活的配置，因此在系统设计上我们就有更大的灵活度。系统调试时使用一个M9K模块组成1024*8bits的双口RAM， 作为前级的数据缓冲模块，下图3-3为典型的双口RAM模块图。3-3 典型的双口RAM模块图AD转换后一共输出为9路LVDS信号，8路LVDS数据输出和1路LVDS同步时钟输出，输出的频率与AD的采样频
48、率一致。设计使用Altera公司自带IP库中的ALTIOBUF可以方便的将9路LVDS转换为单端信号，分别作为双口RAM的八位的数据线data7.0和写入时钟wrclock。由于AD数据采集具有连续性，数据和时钟是同步的，因此我们可以使用时钟累加，来设计出与数据一致的地址信号。设计中使用AD输出的同步时钟，在每次时钟上升沿时进行加一操作，输出即为十位二进制的地址线。通过上面这个简单的双口RAM就可以实现AD数据的采集。在实验的过程中我们会遇到采样点过多和采样点过少的问题。当被测信号的频率较低，而AD采样率固定时，采集的1024点数据可能都不够采集被测信号的一个周期，这就产生了信号的过采样；而当被测信号的频率较高，而AD采样率固定时，采集的1024点数据可能采集了多个周期，这就产生了信号的欠采样。为了很好的解决上述两个问题，设计之前就必须对被测信号和AD
