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1、设计报告课 题： 脉冲占空比测试仪制作设计者： 指导老师：日 期： 目录1系统设计41.1设计要求41.1.1基本要求41.1.2发挥部分42.总体设计方案52.1设计思路52.2方案论证比较62.2.1锁相倍频产生的设计方案论证与选择62.2.2触发定时器设计方案论证与选择63单元电路设计73.1.锁相倍频器73.1.1工作原理分析73.1.2电路参数计算83.2触发定时电路83.2.1工作原理分析83.2.2参数器件选取93.3计数储存电路93.3.1工作原理分析93.4译码驱动显示电路103.4.1工作原理分析103.4.2参数器件选取104.测试方法与数据114.1调试方法与问题114
2、.1.1调试方法114.1.2调试的问题与解决方案114.2数据处理124.3数据测量图片记录124.3.1占空比测量134. 3.2 HCF4046相关波形记录154.3.3. 555定时器相关波形记录164.4 数据分析结果175参考文献176.附录186.1芯片介绍186.1.1锁相环4046186.1.2计数器-74LS90196.2电路工作原理6.3电路PCB图216.4实物图正反面21脉冲占空比测试仪摘要：介绍一种测量占空比方法，该电路主要由锁相环、100进制加法器、触发定时、锁存译码驱动和数码显示等组成。由锁相环和100进制加法器组成倍频器，将倍频的脉冲经过另外一个100进制加法
3、器统计正脉冲的频率个数储存在寄存器。用触发定时器控制寄存器输出到译码器，再由译码器驱动数码管显示，显示的数据即为占空比。该方法直接在电路上可以读出占空比，不必用专门仪器去测量。关键词: 锁相环 锁相倍频 脉冲占空比 1系统设计1.1设计要求1.1.1基本要求（1）量程：099%，显示器最大显示数为 99（即99%），误差绝对值均小于1%；（2）分频率：1%；（3）被测信号频率范围：2Hz5KHz；电源电压：+5V；（5）触发-定时电路的暂态时间由电阻R和电容C决定，其选值应保证数码管显示的读数不出现闪烁现象。1.1.2发挥部分（1）增加脉冲周期测量，周期（频率）误差绝对值小于1%；（2）增加超
4、频报警功能、其他。2.总体设计方案2.1设计思路根据题目要求触发定时器被测信号系统部分划分为锁相倍频，触发定时，计数存储，译码驱动显示四个部分。2.2方案论证比较2.2.1锁相倍频产生的设计方案论证与选择 方案一：直接模拟频率合成技术 相干合成方法是用一个晶体参考频率源，然后经过分频、混频和倍频来得到各 种频率信号，输出频率的稳定度和精度与参考频率相同；非相干合成方法是用多个晶体 参考频率源，然后把这些参考频率信号经过加减乘除来得到各种频率信号。 方案二：基于锁相环（PLL）的频率合成技术 锁相环主要由鉴相器、低通滤波器和压控振荡器组成；鉴相器通过比较压控振荡器的输出信号和参考信号而产生相位控
5、制信号，再经过低通滤波器后就直接去控制压控振荡器的输出，然后采用频率选择开关通过改变分频比来控制压控振荡器的输出信号频率。若在锁相环中插入数字分频器和数字鉴相器，即成为数字锁相环；数字锁相频率合成技术是目前的主流技术。方案三：DDS（直接数字合成）技术 采用数字化技术，通过控制相位的变化速度来直接产生各种频率的信号。在带宽、频率分辨率、频率转换时间、相位连续性（相位变化连续）、调制输出（对输出信号易实现多种调制）和集成化等方面，都远远超过传统的频率合成技术。但是DDS技术把幅度和相位信息也都用数字量表示，故将会产生量化精度和量化噪音，从而造成输出信号的幅度失真和相位失真，使得DDS的输出信号杂
6、散较大（杂散频率多）；同时DDS的输出信号频带有限（为了有效分开输出频率和镜像频率，最高频率应该,电路处于稳态，输出端为低电平，放电管处于导通状态。当有输入信号时，电路进入暂态。输出端由低电平变为高电平，放电管呈高阻状态。之后，电源通过向充电。当电容器两端电压上升到时，电路的状态发生变化，暂态结束，电路恢复到稳态，此时放电管导通，通过放电管迅速放电。电路暂稳态时间。3.2.2参数器件选取由于要使得在显示管上不发生闪烁，暂稳态时间应能使人眼辨别，取，,每次数码管的跳变时间约为1s。图5 触发定时器工作原理图3.3计数储存电路3.3.1工作原理分析计数储存电路主要是由两片7490组成的100进制计
7、数器和74LS273寄存器组成的。从锁相环的脉冲信号接入到计数器的时钟端，当被测脉冲为高电平时计数器计数，计数的结果寄存在寄存器74LS273中。3.3.2参数器件选取根据设计要求为100倍频，所以计数器应为100或大于100进制，所以选取2片7490组合为100进制计数器。因为从555输出端暂稳态是从上升沿开始的，所以寄存器应为上升沿有效的寄存器，所以选取74LS273.图6 计数储存电路原理图3.4译码驱动显示电路3.4.1工作原理分析当寄存器被触发时，所寄存的数据将输出到译码器，通过译码器输出高低电平，从而驱动数码显示管。3.4.2参数器件选取两个共阴数码显示管分别显示个位与十位，再选取
8、两块4511译码器分别驱动两个共阴数码管。 图7译码驱动显示电路原理图4.测试方法与数据4.1调试方法与问题4.1.1调试方法1接通电源，输入方波信号。2观测芯片CD4046BE的14脚与3脚的波形，看两波形的相位是否一致。 3观测芯片CD4046BE的14脚与4脚的波形，看两波形的频率是否相差100倍4观测芯片CD4046BE的9脚的波形5观测芯片555的2脚的波形6观测芯片555的3脚的波形7调节函数信号发生器的频率，以及幅值，直流电流偏移，使数码管显示与示波器的波形占空比误差小于1%4.1.2调试的问题与解决方案1. 现象：十位数码管显示为6，个位不显示问题：数码管的引脚接错解决方法：拆
9、下数码管，用杜邦线连接2现象：十位的数码管有“0”显示不全 问题：电阻与芯片没焊好 解决方法：把缺焊地方补上3现象：1数码管不变化 2 芯片555的2脚没波形 3 芯片555的3脚没输出波形4.2数据处理表1.数据测量记录表（测量频率2Hz-5KHz)组别测量频率(Hz)示波器显示的占空比(%)实际测量18812.4612258387.68883100058.23584200081.84815300052.07526400051.95527500078.5379表2数据误差分组别误差绝对值10.4621.6830.2342.8450.0761.9571.53平均1.254.3数据测量图片记录4
10、.3.1占空比测量 图8 测量频率88Hz 图9 测量频率583Hz图10 测量频率1000Hz图11 测量频率2000Hz 图12测量频率3000Hz 图13 测量频率4000Hz图14 测量频率5000Hz4. 3.2 HCF4046相关波形记录1. 14脚输入波形图1524脚输出波形图1639脚参考波形图174.3.3. 555定时器相关波形记录12脚输入波形图 图1823脚输出波形图 图194.4 数据分析结果 由图15中显示的波形频率和图16中显示的波形频率，即fin=4.876KHz和fvco=485.9KHz。计算可以得出fvco/fin=99.8，其倍数关系约等于100。从55
11、5输出端3脚波形观察到得现象：大约1s左右，示波器出现一次电平跳变。5参考文献阎石.数字电子技术基础M（第五版）;北京.高等教学出版社2006.56.附录6.1芯片介绍6.1.1锁相环4046锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图20所示。 图 20 4046结构 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一
12、个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压U正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信
13、号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。 过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。图2是CD4046的引脚排列图21 CD4046引脚图6.1.2计数器-74LS9074LS90是二-五-十进制计数器，芯片引脚图如图3，它有两个时钟输入端CPA和CPB，其中CPA和QA组成一位二进制计数器：CPB和QDQCQB组成
14、五进制计数器：若将QA与CPB相接，时钟脉冲从CPA输入，则构成8421BCD码十进制计数器，用74LS90构成十进制计数器非常方便，不需要外加逻辑门电路。74LS90还有两个清零端R0（1）、R0（2）和两个置9端R9（1）R9（2），当清零端R0（1）、R0（2）都为1而置9端R9（1）、R9（2）至少有一个为0时，计数器被置为0；当置9端R9（1）、R9（2）都为1时，计数器被置为9。其工作真值表为1。表3 74LS90真值表译码器-CD4511电路由四位锁存器用由双极型晶体管构成的输出驱动级三部分组成。该片具有较高的输出驱动能力，CD45114电源电压为5V时的最大输出电流20m A。
15、它的引脚配置为：A、B、C、D为四位二进制输入端，接入电路时VDD,LT和BI脚接高电平，LE和VSS脚接地. 引脚a、b、c、d、e、f、g分别接数码管对应的端口，CD4511的真值表2。表4 CD4511的真值表LE/BI/LTDCBA显示XX0XXXX8X01XXXX全灭111XXXX维持01100000011000110110010201100113011010040110101501101106011011170111000801110019输入锁存器可作为锁存输入BCD码。有灯测和消隐功能。当输入BCD码1001时，七段输出消隐。LE为锁存控制端，LT为灯测控制端，BI为消隐控制端。6.1.4锁存器74ls273图22 74LS273封装及工作时序原理图图23 原理图6.2电路工作原理6.3电路PCB图图24 PCB图6.4实物图正反面图25 正面图 图26 反面图
