基于FPGA的高速LVDS接口的实现.doc

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1、基于 FPGA 的高速 LVDS 接口的实现李大鹏，李雯，王晓华( 中航工业西安航空计算技术研究所，陕西 西安 710068)摘 要: 给出了一种基于 FPGA 的高速 LVDS 接口设计，利用 FPGA 内部的 SelectIO 资源，设计并构造了 LVDS 接口发送单元、LVDS 接口接收单元和对齐状态机。并基于 Xilinx Virtex 5 平台成功搭建了一个 500 Mb / s 高速 LVDS 串行互联系统，通过仿真和测试，验证了系统的有效性，为后续采用 FPGA 实现各种高速协议奠定了良好的基础。 关键词: FPGA; SelectIO; 高速 LVDS 接口中图分类号: TP3

2、93文献标识码: A文章编号: 1671- 654X( 2012) 05- 0115- 04Implementation of High Speed LVDS Interface Based on FPGALI Da- peng，LI Wen，WANG Xiao- hua( Xian Aeronautics Computing Technique Research Institute，AVIC，Xian 710068，China)Abstract: This paper puts forward one high speed LVDS interface design method based

3、 on FPGA Taking advantage of the SelectIO resource inside FPGA，this method designs the LVDS interface transmit unit，the LVDS interface reception unit and the alignment state Based on Xilinx Virtex 5 platform，this paper successfully constructs one 500 Mb / s high speed serial interconnect system This

4、 system passed simulation and test，and the efficiency of this method is verified As a result，this paper is the stable basis of adopting FPGA to utilize the other high speed protocolKey words: FPGA; selectIO; high speed LVDS interface源，设计并实现了一个 500 Mb / s 高速串行的 LVDS 互联系统，为数字互联系统提供高速数据传输保障。引言在数字系统互联设计

5、中，传统的并行总线已不能 满足系统高速数据传输的需求，成为影响系统性能的 主要瓶颈。低电压差分信号传输( LVDS) 1 技术的出 现为解决数据传输瓶颈问题提供了可能。LVDS 接口 具有高速 率、低 功 耗、低噪声和低电磁干扰等优点。 LVDS 接口技术被广泛应用 于高速数字系统设计中， 在在实际应用中，采用现场可编程门阵列( FPGA) 实现 高速 LVDS 是一种性价比较高的技术途径。随着半导体 工 艺 进 步，FPGA 的性能和集成度在 不断提高，在最新的 Xilinx Virtex 5、Virtex 6 等 FP- GA 芯片中，均集成 SelectIO 资源，通过配置逻辑资源 和

6、I / O，可 以 生 成 支 持 LVDS 标 准 的 接 口，实 现 高 速 LVDS 接口互联通信。本文 对 FPGA 内 部 集 成 的 SelectIO 资 源 进 行 介 绍，着重描述了输入 / 输出延迟单元( IODELAY) 、输入 串并转换 器 ( ISERDES) 、输 出 并 串 转 换 器 ( OSERDES 等子模块。然后基于 Xilinx Virtex 5 平台 SelectIO 资1Virtex 5 SelectIO 简介Virtex 5 FPGA 具备可配置的高性能 SelectIO2驱动器和接收器，可支持种类繁多的标准接口。强大的功能集包括输出强度和斜率的可编

7、程控制以及使用 数控阻抗( DCI) 的片上终端。SelectIO 资源Virtex 5 FPGA 中 I / O 模 块 包 含 两 个 IOB、两 个 ILOGIC、两个 OLOGIC 和两个 IODELAY，其中 ILOGIC 和 OLOGIC 可以分别配置为 ISERDES 和 OSERDES。1 2 IODELAYVirtex 5 FPGA 中每个 I / O 模块包含一个可编程 绝对延迟 单 元，称 为 IODELAY。IODELAY 是 具 有 64 个 tap 的环绕延迟 单 元，具 有 标 定 的 tap 分 辨 率。IO- DELAY 可以用于组合输入通路、寄存器 输 入

8、通 路、组 合输出通路或寄存输出通路，还可以在内部资源中直1 1收稿日期: 2011 05 31修订日期: 2012 07 08基金项目: 航空科学基金项目资助( 20101931005)作者简介: 李大鹏( 1981 ) ，男，陕西临潼人，工程师，硕士，主要研究方向为计算机网络。116航 空 计 算 技 术第 42 卷第 5 期接使用。IODELAY 允许各输入信号有独立的延迟。IO-DELAY 资源可以用作 IDELAY、ODELAY 或组合延迟。1 3 ISERDESVirtex 5 ISERDES 用于专用的串并转换器，具有 专门用来帮助实现高速源同步应用的特定时钟控制与 逻辑功 能。

9、 当 在 FPGA 架构中设计串并转换器 时， ISERDES 可以避免由其带来的时序复杂性。ISERDES 主要功能包括:1) 专用 解 串 器 / 串 并 转 换 器: ISERDES 解 串 器 可 以实现高速数据传输，不要求 FPGA 内部资源与输入 数据频率匹配，此转换器支持单倍数据速率 ( SDR) 和 双倍数据速率( DDR) 两种模式;2) Bitslip 子模 块: Bitslip 子模块允许设计人员对 进入 FPGA 内部资源的并行数据流重新排序;3) 对选通存储器接口的专门支持: ISERDES 包含 专用电路( 包括 OCLK 输入引脚) ，可 以 完 全 在 ISER

10、- DES 模块内部处理选通门到 FPGA 跨时钟域的功能， 此功能可以提高性能和简化实现;4) 提供对网络接口的专门支持。每个 ISERDES 最大支持 1: 6 的串并转换，因此构 建大于 1: 6 的串并转换器需要用两个 ISERDES。每个 I / O 模块中有一主一从两个 ISERDES 模块。通过将主 ISERDES 的 SHIFTOUT 端 口 连 接 到 从 ISERDES 的 SHIFTIN 端 口，可 以 将 串 并 转换器最大扩展到 1: 10( DDR) 和 1: 8( SDR) 。1 4 OSERDESVirtex 5 OSERDES 是专用的并串转换器，具 有 专门

11、用来帮助实现高速源同步应用的特定时钟控制与 逻辑功能。每个 OSERDES 模块包括一个用于数据和 三态控制的专用串行器。数据和三态串行器都可以配 置成 SDR 和 DDR 模式。和 ISERDES 相同，构建大于 1: 6 的并串转换器需 要用两个 OSERDES。每个 I / O 模块中有一 主 一 从 两 个 OSERDES 模 块。 通 过 将 主 OSERDES 的 SHIFTIN 端口连接到从 OSERDES 的 SHIFTOUT 端口，可以将串 并转换器最大扩展到 10: 1( DDR) 和 8: 1( SDR) 。图 1 高速 LVDS 互联系统框图网络适配器主要负责处理光纤通

12、道物理层协议、分片 / 组装、路由选择、提供交换结构的通信接口，交换 单元主要负责实现高速无阻交换功能。32 路网络适配器需要和交换单元进行互联，每路接收和发送数据位宽均为 32 位，因此如果采用传统并 行总线连接，FPGA 连接复杂，并且管脚数目不够。在 设计中采用 LVDS 进行互联，在发送端采用 8: 1 的并串转换器，将 32 位并行数 据 转 换 为 4 对 LVDS 输 出， 利用串行 LVDS 在 FPGA 之间进行数据通 信，在 接 收 端采用 1: 8 的串并转换器，将通信连接上的 4 对 LVDS还原 为 32 位 并 行 数 据。 每 路500 Mb / s。LVDS的

13、速 率 达 到由于 32 路网络适配器和交换单元的互联完全独立，因此在下一部分内容中，详细描述了在 DDR 模式 下，32 位并行数据和 4 对源同步 LVDS 之间的转换过程，包括发送单元设计和接收单元设计。3发送单元设计发送单 元3 负 责 将 32 位并行数据转换为 4 对LVDS 串行数据，在发送中采用 8: 1 并串转换器。发送单元实现框图如图 2 所示。在发送单元设计中，基本上没有 使 用 FPGA 内 部 逻辑资源，所有的功能都包含在 图 2 中 ? 所 示 的 OS-ERDES 中。每个 OSERDES 单元最多实现 6: 1 的并串 转换，因此实现 8: 1 的并串转换，需要

14、两个 OSERDES 单元，第 一 个 OSERDES 单 元 为 主，第 二 个 OSERDES为从。主 OSERDES 的 SHIFTIN 端 口 和 从 OSERDES的 SHIFTOUT 端口相连接。发送单元中共使用了 4 对主 / 从 OSERDES，因 为LVDS 接口为源同步接口，因此时钟必须通过图 2 中?所示的 ODDR 单元产生。在发送单元中，唯一需要占用 FPGA 逻 辑 资 源 的 是图 2 中?所示的多路选通器。LVDS 接口需要在接收端自动对齐，TRAINING _ DONE 信号为接收端向发 2高速 LVDS 互联系统结构在航空专用网络光纤通道交换模块中，要求实现

15、32 通道 2Gb / s 速率的高速无阻交换，在 实 际 设 计 中，采用三块大规模 FPGA 实现交换功能，如图 1 所示。其中，两块 FPGA 用来实现网络适配器功能，每块 FPGA 实现 16 路独立的网络适配器，另外一块 FPGA 用来实现交换单元，网络适配器和交换单元之间通过 LVDS 互联。都 对 齐 后，送端返回的状态标 志。 当 4 对LVDSTRAINING_DONE 信号有效，通过多路选通器选通 322012 年 9 月李大鹏 等: 基于 FPGA 的高速 LVDS 接口的实现117图 2发送单元框图图 3接收单元框图位数据 进 行 发 送，当 任 意 有 一 对 LVD

16、S 没 有 对 齐 时，TRAINING DONE 信号无效，多路选通器关闭，不能发 送 32 位数据，此时发送的数据为一个固定值。在发送 单 元 中，采 用 图 2 中 ? 所 示 的 BUFIO 和 BUFR 分频来产生时钟网络。当 BUFIO 和 BUFR 产生 串行和并行 时 钟 时，两个时钟需要满足 OSERDES 的输入要求。4接收单元设计4 1 接收单元结构接收单 元 负 责 将 4 对 LVDS 串 行 数 据 转 换 为 32位并行数据，接收中采用 1: 8 的串并转换器。接收单118航 空 计 算 技 术第 42 卷第 5 期元实现框图如图 3 所示。接收单元 由 3 部

17、分 组 成: 串 并 转 换、位 对 齐 控 制( BIT _ ALIGN _ MACHINE ) 和资源共享控制 ( RE- SOURCE _ SHARING _ CONTROL ) 。 与 发 送 单 元 相 比 较，接收单元的设计较为复杂，因为在 FPGA 内部需要 实现一个动态对齐算法。在接收单元设计中，使用了较多 FPGA 内 部 逻 辑 资源，图 3 中 ? 所 示 的 ISERDES 中只实现了部分功 能。每个 ISERDES 单元最多实现 1: 6 的串并转换，因 此实现 1: 8 的 并 串 转 换，需 要 两 个 ISERDES 单 元，第 一个 ISERDES 单 元 为

18、 主，第 二 个 ISERDES 为 从。 主 ISERDES 的 SHIFTOUT 端口和从 ISERDES 的 SHIFTIN 端口相连接。由于 LVDS 接口为源同步 接 口，接收单元的时钟 来源于发送单元。接收单元采用图 3 中?所示 BUFIO 和 BUFR 对输入时钟进行处理，产生内部逻辑和 ISER- DES 需要的时钟。接收单元中只有一个图 3 中 ? 所 示 的 对 齐 状 态 机，每路 ISERDES 产生的 8 位并行数据必须通过共享 位对齐控制模块独立的实现对齐。4 路 8 位并行数据 通过多路选通器送到位对齐控制模块。图 3 中?所示 的资源共享控制模块确保在多路选通

19、器切换到下一通 道之前，当前通道并行数据完成对齐。START_ALIGN 信号通知位 对齐单元当前通道稳定，可 以 进 行 对 齐。 DATA_ALIGNED 信号通知资源共享控制模块当前通 道的对齐已经完成。位对齐模块产生 3 个信号来控制 ISERDES 中的 时序调整。INC 和 ICE 信 号 导 致 IODELAY4 减 少 数 据通道的延迟，当参考时钟位 200 MHz 时，每次固定减 少 75 ps。BITSLIP 导致 ISERDES 输出的并行数据进 行旋转，满足字同步。4 2 对齐状态机设计位对齐控制模块采用对齐状态机实现，主要实现 两个功能:1) 位同步: 通过增加数据通

20、道延迟，确保时钟采样 处于数据眼图的中间;2) 字同步: 通过使用 ISERDES 中 BITSLIP 功能确 保从 ISERDES 输出的并行数据顺序正确。位同步算法的实现过程分为为 5 步: 初始时序，找 到第一次转换，开始测量眼图，完成测试眼图，恢复到 眼图中心。算法的每一步都可以增加或者减少数据通 路延迟。该算法测量一个完整的眼图 ( 在 75 ps 固 定 延迟变化的情况下) 并且恢复到眼图的中心位置。解决抖动问题是位同步算法中一个关键部分。如 果没有抖动，在找到第一次转换后，测量眼图的过程可以立即执行。但是，一旦考虑到抖动，必须找到第一次转换，通过转换进行移动后，开始寻找第二次转换

21、。位同步完成后，开始调整数据位的顺序以实现字 同步。位同步过程保证了数据采样的正确，但是数据 位的顺序可能与期望的数据有偏差。为了解决这个问 题，采用 ISERDES 内部的 bitslip 特性逐次调整数据位 顺序，直到达到字对齐。为了使用 bitslip 特性，发送单 元必须产生一个顺序模板，接收单元通过检测该顺序 模板决定是否实现同步。 在 本 设 计 中，顺 序 模 板 为00101100( 0x2C) 。5仿真与验证LVDS 互联单元采用 Xilinx Virtex 5 FPGA 芯片进 行 设 计，采 用 Modelsim6 5d 进 行 仿 真 验 证，采 用ISE12 1 进行

22、综合、布局布线、生成 bit 文件。将生成的 bit 文件下载到航空专用网络交换模块 中，随同整个交换模块进行测试、验证。实际测试结果 表明: 采用 FPGA 设计的高速 LVDS 互联系 统 功 能 正 确，传输速率达到了 500 Mb / s。6结束语本文 通 过 对 FPGA 内 部 SelectIO 资 源 中 ISER-DES、OSERDES、IODELAY 的分析，设计一种航空专用网络交换系统中多个 FPGA 之间的互联策略，采用 FP- GA 实现的高速 LVDS 互联接口支持 1: 8 的串并转换 和 8: 1 的并串转换。经过严格的测试表明: 基于 FPGA 的 LVDS 互

23、联完全可以满足航空专用网络交换系统的 应用。本文的研究为在 FPGA 平台上应用 LVDS 研制高 速传输接口产品提供了有效支持，也 为 后 续 采 用 FP- GA 实现各种高速协议打下良好的基础。参考文献:1Electrical Characteristics of LowVoltage Differential Signaling( LVDS) Interface CircuitsS ANSI / TIA / EIA 644 A 2001，TR 30 2 March 1996Xilinx Virtex 5 User GuideZ America: Xilinx Inc，2007Greg Burton 16 Channel DDR LVDS Interface with Per - Channel AlignmentZ America: Xilinx Inc，2006John F Snow Efficient 8X Oversampling Asynchronous SerialData Recovery Using IDELAYZ America: Xilinx Inc，2007李宏儒，刘亮 并行转串行 LVDS 长线接口设计J 实验室研究与探索，2010( 6) : 62 652345