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1、目 录目 录1第一章 绪论11.1 版图设计11.1.1设计流程11.1.2设计步骤11.1.3 设计规则及验证11.2 标准单元版图设计21.2.1标准单元版图设计简介及历史21.2.2标准单元版图设计的意义2第二章 触发器介绍42.1 触发器简介42.2 主从D触发器的工作原理4第三章 0.35um工艺主从D触发器的设计63.1主从D触发器电路图的设计步骤及电路图63.1.1 设计步骤63.1.2 电路图63.2主从D触发器版图的设计步骤及电路图73.2.1 设计步骤73.2.2 版图73.3 DRC和 LVS验证方法和结果8第四章 CMOS SRAM 单元介绍94.1 CMOS SRAM
2、单元介绍94.1.1 CMOS SRAM单元原理94.1.2 CMOS SRAM单元的工作原理94.1.3 CMOS SRAM 单元的设计方法94.2 单个 CMOS SRAM电路原理图10第五章CMOS SRAM单元0.35um工艺版图设计125.1 单个 CMOS SRAM 单元125.1.1单个 CMOS SRAM 单元的设计步骤及电路图125.1.2 单个 CMOS SRAM 单元的版图135.2 DRC和 LVS验证方法和结果145.3 2位8位CMOS SRAM阵列版图的设计步骤及DRC验证15心得体会16参考文献17第一章 绪论1.1 版图设计版图设计是一组相互套合的图形，各层版
3、图相应不同的工艺步骤，每层版图用不同的图案来表示，版图与所制备的工艺密切相关。1.1.1设计流程版图设计是创建工程制图的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。1.1.2设计步骤具体设计步骤如下：系统设计，逻辑设计，电路图设计，版图设计，版图后仿真验证。1.1.3 设计规则及验证在版图中我们的的器件与连线都是由不同的层组成的，（例如mos的话，就必须有有源区，栅，注入，接触孔，所以在设计的时候有有很多规则啊，例如孔的尺寸啊，间距啊，金属，栅或者有源区包孔的尺寸啊， ）版图在设计过程中器件中，各种版图层所需要遵守的规则。有多少版
4、图层就会有多少设计规则，不同的工艺间的相同层的规则也是不一致的。主要就是分为4个方面:最小宽度，最小间距，最小延伸，最小包围,版图设计的好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查（DRC）、电学规则检查（ERC）和版图与电路对照（LVS）。只有通过版图验证的芯片设计才进行制版和工艺流片。1.2 标准单元版图设计1.2.1标准单元版图设计简介及历史标准单元也叫宏单元。它将电路设计中可能会遇到的所有基本逻辑单元的版图按照最佳设计的一定的外形尺寸要求精心绘制好并存入单元库中。实际设计电路时，只需从单元库中调出所要的元件版图，再按照一定的拼接规则拼接，留出
5、规则而宽度可调的布线通道，即可顺利的完成整个版图的设计工作了。基于标准单元的设计是指把一些基本单元乃至具有相当强功能的模块预先设计好,作为标准单元存入CAD 系统中,构成标准单元库。设计时从标准单元库调用所需的单元,排成若干行,行间留有布线通道进行布线。基于标准单元的ASIC 设计有芯片面积利用率高、布通率高、芯片延时均衡性好的特点，逻辑综合是基于标准单元ASIC 设计中的重要环节,它是指基于用户指定的约束,将用硬件描述语言描述的设计转化为目标工艺库中门的过程。逻辑综合起着分水岭的作用,逻辑综合效果的好坏直接影响到后端设计的质量,因此是设计者十分关注的问题。综合优化是根据逻辑综合结果进行分析,
6、采取各种手段提高主频,降低面积和功耗,它是提高逻辑综合质量的重要措施。标准单元设计法中很重要的步骤就是选择合适的单元库, 或者自己建立单元库。单元库包括逻辑符号库、功能参数库和版图库, 其中最重要的就是版图库。单元库中的每个标准单元均具有相同的高度, 而宽度则视单元的复杂程度而有所不同, 这样才能在综合布局布线时相连成为一个整体。标准单元的版图除了电源、地线的端口可以从两侧水平引出之外,其他端口都排列在相对的上下两边。这样, 布局时从水平方向上可以方便地将所有标准单元拼接成一行行整齐的排列。互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。因此, 设计的第一步首先要建立自
7、己需要的全部库单元。一些常用的门电路、逻辑电路、触发器、驱动电路等, 都可以做成标准单元。每个单元的逻辑图和版图都要经过规则检查和仿真验证后方可使用。建库等工作都可以用Compass 的后端工具完成1.2.2标准单元版图设计的意义采用标准单元设计集成电路时，只需要调用各单元的拓扑版图即可，因为拓扑版图的简单外形大大压缩了数据的处理量，并有助于设计者的直观检查，在经过了自动布局布线的处理之后，在进行一次数据转换。所有的库单元设计在入库时都必须进行严格的设计规则检查和电连接性检查，保证其万无一失的正确性和可靠性。第二章 触发器介绍2.1 触发器简介按照结构不同，触发器可分为：（1）基本RS触发器，
8、为电平触发方式（2）同步触发器，为脉冲触发方式（3）主从触发器，为脉冲触发方式（4）边沿触发器，为边沿触发方式；根据逻辑功能不同，触发器可分为RS触发器，JK触发器，D触发器和T(T触发器)。用与非门组成的RS触发器他的电路结构是由两个门电路交叉连接而成；特点：（1）具有直接置1.置0，保持功能（2）与非门组成的RS触发器中，触发信号低电平有效（3）是构成其他触发器的基本单元（4）输入信号具有约束。2.2 主从D触发器的工作原理触发器是具有记忆功能的基本逻辑单元，触发器有两个基本特性：（1）它有两个稳定状态，可分别用0和1来表示（2）在输入信号的作用下，触发器的两个状态可以相互交换，输入信号消
9、失后，以转换的状态可以长期保存下来，这就是D触发器具有记忆功能。主从触发器的结构下图所示。它由两个背靠背的锁存器来构成，很自然的称为主和从。当时钟信号为高时，主触发器就读取输入数据。同时，中间的反相器确保从触发器的时钟是低电平，以使得从触发器在主触发器的值改变的时候能够保证输出值稳定。在时钟信号变低之后，从触发器的时钟为高电平，数据值就直接传递，但是这时候主触发器就给它一个稳定的输入。当时钟信号从0变到1，从触发器会在主触发器的值改变之前保存数据。边沿触发器增加了其他电路，使触发器的状态只在时钟边沿时发生变化；相反，主从触发器只在时钟保留有效时，它对输入很敏感。图为主从D触发器结构图。图1.1
10、 主从D触发器结构图下图给出了D型主从触发器的电路图，它由D型的准静态锁存器来构成。它的基本电路如下图所示，就是每个锁存器需要采用准静态锁存器来代替。图1.2 D型主从触发器的电路图图1.3 主从D触发器的仿真波形第三章 0.35um工艺主从D触发器的设计3.1主从D触发器电路图的设计步骤及电路图3.1.1 设计步骤Fileopen,在弹出窗口中选择如下：Library Name：09xuyan, Cell Name：dff ,View Name：Schematic 点击OK，Editing 的空白窗口。以下步骤为创建库与视图的过程：（1） 在命令解释窗口中CIW中，依次选择FileNewLi
11、abrary，打开New liabrary窗口（2）在New liabrary窗口中，Name栏输入库文件名09xuyan,右侧工艺文件（Technology File）栏中，选择最下方的Dont need a techfile，点击窗口左上角的OK。（3）在CIW 中，选择filenewcellview，打开Create New File 窗口。（4）在Create New File 窗口中，Library Name 选取为09xuyan（与刚才定义一致），Cell Name 设置为dff，View Name 选取为Schematic，Tool 栏选取为Composer-Schematic，
12、点击OK，弹出Schematic Editing 的空白窗口。添加元件3.1.2 电路图图3.1 D触发器电路图3.2主从D触发器版图的设计步骤及电路图3.2.1 设计步骤1、在ICFB中，选择FileOpen，参数设置如下：LibraryName:09xuyan ，CellName:dff，ViewName：layout，点击OK，打开design的空白窗口，以下编辑将实现D版图结构如图所示。2、在LSW窗口中，选择GT作为当前编辑层。3、绘制多晶硅栅体。4、在LSW窗口中，选择AA作为当前编辑层，选择用以绘制有源区。5、选择按盲键k，在设计窗口中加入Ruler，以便精确控制版图尺寸。6、按
13、shit+k,关闭Ruler。7、选择CT层，打孔。8、选择SN或者SP选择层包围有源区。9、选择M1层画电源线。10、最后选择NW层，把pmos包围起来。3.2.2 版图图3.2 D触发器版图3.3 DRC和 LVS验证方法和结果点击calibreRun DRC，进入DRC验证，点击Rules，选择035um_design_filedrc SmicDR3P_cal035_mix_p2mt3_poly.drc,然后点击RunDRC.2、点击CalibreRun LVS，进入LVS验证，点击icfb FileExportCDL,进入VIRTUOSO，点击librarybrowser，选择dff的
14、电路图。回到LVS验证界面，点击Rules,035um_design_file→lvsSmicDR3P_cal035_mix_p2mt3_poly.lvs,点击inputsnetlist,选择dff.lvs,点击view，进入编辑界面进行修改，点击RUNLVS进行LVS验证。图3.3 DRC验证结果图3.4 LVS验证结果第四章 CMOS SRAM 单元介绍4.1 CMOS SRAM单元介绍4.1.1 CMOS SRAM单元原理将读/写(R/W)存储器电路设计成可以修改(写)数据并存储在存储阵列中，同时也可按要求检索(读)数据。如果存储的数据可以长期保存(只要提供足够的电源电压)而
15、不需要任何周期性的刷新操作，那么我们称这种存储电路是静态的。我们不仅要分析用于读、写数据的外围电路，而且要分析SRAM单元的电路结构和它们的工作过程。4.1.2 CMOS SRAM单元的工作原理数据存储单元(即RAM阵列中1位存储单元)总是由具有两个稳定工作点(状态)的简单锁存电路构成。根据双反相器锁存电路的预置状态，存储单元中的数据被译为逻辑“0”或逻辑“1”。通过位线存取(读和写)存储单元中的数据，我们至少需要一个开关，它由相应的字线控制，即行地址选通信号。如下图所示，为完全CMOS SRAM单元，在目前应用中最为广泛，因为它在各种电路结构中静态功耗最小，且与逻辑操作兼容。另外，CMOS单
16、元同样也有较好的噪声容限和较快的转换时间。4.1.3 CMOS SRAM 单元的设计方法（1）采用交叉耦合的CMOS反相器可以很容易地设计出低功耗的SRAM单元。在此情况下，存储单元的待命功耗被限制在两个CMOS反相器中相对较小的漏电流上。另一方面，采用CMOS SRAM单元可能带来的缺点是：为了给pMOS晶体管提供n阱及多晶硅接口，存储单元的面积可能略大于采用其他单元的面积。（2）完全CMOS静态RAM单元的电路结构如下图所示，在互补位线上带有pMOS列上拉晶体管。存储单元由一个简单的CMOS锁存器(两个背对背连接的反相器)及两个互补存取晶体管(M3和M4)构成。只要提供电源，该单元将保持自
17、身两种稳定状态中的一种。只要决定读或写操作的字线(行)被选通，那么存取晶体管即可导通，从而将存储单元与互补位线的列相连。4.1 原理图这种电路的拓扑结构最重要的优点是静态功耗非常小，实际上，它只受pMOS晶体管漏电流的限制。因此，一个CMOS存储单元仅在转换的过渡阶段从电源吸收电流。低待命功耗确实已成为增加高密度CMOS SRAM优越性的驱动力。CMOS SRAM单元的其他优点包括由于较大的噪声容限带来的高抗噪声性能，并且具有在低电源电压情况下工作的能力。4.2 单个 CMOS SRAM电路原理图4.2 原理图一4.3 原理图二第五章CMOS SRAM单元0.35um工艺版图设计5.1 单个
18、CMOS SRAM 单元5.1.1单个 CMOS SRAM 单元的设计步骤及电路图1、进入 UNIX 系统,Open terminal 即打开终端2、icfb&回车进入Cadence 软件,即会弹出 Icfb对话框; 3、新建一个单元:FileNewCellview在 Cellname 中输入sramView name:Schematic Tool:ComposerSchematic; 即 可 以 弹 出 Virtuoso Schematic Editing:luwei D-TSPC Schematic 对话框,开始电路图的绘制; 4、画 PMOS 管:快捷键 i进入 Add Instance
19、 窗口单击 BrowseLibrary 里选 择 analogLibCell 里选择 pmos4View 里选择 symbolclose修改参数 (Width,Length); 5、画NPMOS 管,vdd,gnd 的画法参照步骤4;6、输入输出信号的绘制:快捷键 p弹出Add Pin对话框Direction 里选 择 input/outputpin Names 里写入 BIT/BIT/W; 7、连线:快捷键 W连接即可;电路图如下所示。图5.1 电路图5.1.2 单个 CMOS SRAM 单元的版图（1）在Icfb对 话 框 中 , File New Cellview 在 Cellname:
20、sramView name:SchematicTool:ComposerVirtuoso,即弹出 Virtuoso Layout Editing : luwei D-TSPC Layout 对话框; 根据电路图绘制版图（2）将电路图分成 4 部分来绘制版图: 1、先画 pmos 管,画出出有源区,注意宽度为 1um;其次画出栅,注意长度为 0.35um;其次是衬底连接;看好串并联,源极和漏极的连接,源极和源极的连接 等;在打接触孔后一定要画出金属层;最后不能忘记离子注入区 SP,SN 和 N 阱的绘制; 2、画 nmos 管,其绘制类似于 pmos; (3)完成整个 sram的绘制及绘制输入,
21、输出;(4)vdd/gnd/word用M2图层实现； (5)作标签:注意一定要用 M1,然后用快捷键L,写上标签即可。图5.2 SRAM版图5.2 DRC和 LVS验证方法和结果点击calibreRun DRC，进入DRC验证，点击Rules，选择035um_design_filedrc SmicDR3P_cal035_mix_p2mt3_poly.drc,然后点击RunDRC.2、点击CalibreRun LVS，进入LVS验证，点击icfb FileExportCDL,进入VIRTUOSO，点击librarybrowser，选择dff的电路图。回到LVS验证界面，点击Rules,035um
22、_design_file→lvsSmicDR3P_cal035_mix_p2mt3_poly.lvs,点击inputsnetlist,选择dff.lvs,点击view，进入编辑界面进行修改，点击RUNLVS进行LVS验证。图5.3 DRC验证结果图5.4 LVS验证结果5.3 2位8位CMOS SRAM阵列版图的设计步骤及DRC验证这种电路的拓扑结构最重要的优点是静态功耗非常小，实际上，它只受pMOS晶体管漏电流的限制。因此，一个CMOS存储单元仅在转换的过渡阶段从电源吸收电流。低待命功耗确实已成为增加高密度CMOS SRAM优越性的驱动力。CMOS SRAM单元的其他优点包括由于
23、较大的噪声容限带来的高抗噪声性能，并且具有在低电源电压情况下工作的能力。调用已完成的sram版图，按照4*4的排列顺序将它们排列好，并进行DRC验证。结果如下图所示：（在排列时，考虑到面积等方面因素，我们把地线和电源线共用）图5.5 2*8CMOS SRAM阵列版图图5.6 DRC验证结果心得体会要想把版图设计的完美无缺必须基于大量的版图设计训练。通过两周的版图实训我磨练的自己的耐心，对待一个错误能够坚持下去知道修正正确，同时学会了沟通，不懂的地方和同学交流才能好的解决问题绘制出更好的版图。实训刚开始的时候对整个版图设计过程有点生疏，通过和同学的交流知道怎样进行DRC和LVS验证了。版图实训，不仅仅要提高实践操作，更重要是加深对理论知识的理解。在这次实训中第一天的时候老师给我们讲了电路原理并布置了这个任务，在老师的讲解下我了解主从D触发器和CMOS SRAM单元的工作原理，接下来版图的设计才更加轻松，这是我深刻的明白要注重理论知识的学习，在以后的学习过程中要把理论和实践机密结合。参考文献1.杨志忠. 数字电子技术M. 天津：天津科学技术出版社，19992.万象. CMOS数字集成电路M. 北京：中国劳动出版社，19953.傅兴华等. 集成电路版图设计M. 贵阳：贵州大学出版社，2000
