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1、1 引言1.1研究背景及意义随着微电子技术和计算机技术的发展，嵌入式技术得到广阔的发展空间，特别是进入20世纪90年代以来，嵌入式技术的发展和普及更为引人注目，已经成为现代工业控制、通信类和消费类产品发展的方向，在通信领域，众多网络设备如VOIP，WirelessLAN，ADSL等都包含有大量嵌入式技术的成份，广播电视在向数字化的趋势发展，DVB，DAB技术也逐渐在全面推广起来，个人消费类产品，如PDA、数码相机、MP3播放器等产品都离不开嵌入式技术的支持，嵌入式技术在ATM、可视电话、汽车的ABS等产品中也都有大量的应用，此外，军事领域之中也处处可见嵌入式技术的身影，如单兵信息终端，便携式保
2、密机，战场指挥系统等，可以说，嵌入式系统已经渗透到人们日常生活以至国家安全防御体系之中1。嵌入式技术发展的核心是嵌入式微控制芯片技术的发展，当今微控制芯片功能变得越来越强，种类更为繁多，如MIPS，PowerPC，X86，ARM，PIC等，但这些嵌入式处理器受到价格以及兼容性等因素要求的限制，应用状况有所不同，MIPS和PowerPC处理器市场定位较高，对于成本敏感的应用并不合适，而x86系列处理器要与8068、286、386等保持兼容性，使用相同的指令集，从而限制了CPU系统性能的提高，当今嵌入式领域中使用最为广泛的是基于ARM体系结构的嵌入式处理器，其占据了80以上的32位嵌入式处理器市场
3、份额，从发展之初至今，ARM公司已经推出ARM7，ARM9，ARM9E，ARM10，SecurCore以及Intel的StrongARM和Xscale等一系列的产品。这些不同版本的处理器内核，虽一脉相承，但应用背景不同，例如，ARM7系列处理器针对功耗和陈本要求比较苛刻的应用而设计的；而ARM9系列处理器主要应用于下一代的无线设备；SecurCore则是专为安全设备而定制的2。技术的发展要与实际应用相结合，才能体现出技术进步的价值，嵌入式系统的发展正如日中天，基于ARM核嵌入式微处理器的以太网的嵌入式控制实现也正在国内外如火如荼的展开，以太网在实时操作、可靠传输、标准统一等方面的卓越性能及其便
4、于安装、维护简单、不受通信距离限制等优点，已经被国内外很多监控、控制领域的研究人员广泛关注，并在实际应用中。1.2 国内外研究现状以太网是一种采用载波侦听多路访N冲突检测(CSMACD)和介质存取控制(MAC)协议在共享介质上传输数据的技术。由于其具有使用简便、价格低、速率高等优点，因而从20世纪80年代出现以来，便很快成为局域网的主流，3基于ARM处理器的串行通信与以太网协议的研究与应用在城域网和广域网上也得到很广泛的应用。据统计，目前全球85的网络采用了以太网技术。早期的以太网被称为共享以太网是指多节点共享同一个传输媒体，节点问采用广播方式通信，所以容易发生冲突。共享以太网CSMACD技术
5、来避免冲突，即发送方检测到冲突就暂停发送，随机延迟一段时间后再重新发送直到成功3。因而共享以太网对时间响应具有不确定性。近年来出现的交换以太网(SwitchedEthernet)克服了这一缺点。交换以太网将网络以星型拓扑结构划分为许多物理上互相隔离而逻辑上互相联系的节点，在发送端和接收端之间建立一个独占的全双工通道，因而能有效避免冲突，同时使得以太网的服务质量得到很大提高。在传输速度方面，以太网从出现至今的20多年的发展时间里，运行速度提高了两个数量级，从80年代的10Mbps到90年代的100Mbps、1000Mbps，再到现今的10Gbps。以太网的速度优势、低廉的端口价格和优越的性能，对
6、于那些准备实行信息化改造以提高效率的生产领域来说，具有很大的吸引力。目前，在国内外的工业领域，由以太网与工业现场相结合的工业以太网技术正处于研究和初步应用之中，成为工业控制网络建设的一种可行的解决方案。在人们的日常生活和工作中，基于以太网技术和TCPIP协议构建的互联网已经延伸到每个角落，人们可以利用互联网快捷方便地共享信息、查询资料、建立电子商务等等。可以相信，随着互联网的进一步普及和发展，以太网技术将会得到更为广泛的应用。1.3 本文的工作本文主要研究了基于ARM芯片的以太网接口电路设计。在深入剖析以太网传输规范协议的基础上，选择单独一个没有以太网模块功能的ARM芯片作为主控芯片外接一个以
7、太网控制芯片构成以太网接口电路，所选芯片型号为ST公司的最新Cortex-M3核的STM32系列芯片嵌入式芯片作为主控芯片，完成以太网接口电路功能的设计。本文主要阐述了设计需要的原理知识以及详细设计的过程，主要完成的工作如下：一 根据设计要求选用STM32F103VET6嵌入式芯片,应用protel99SE软件作出所需要使用的外围设备的电路原理图与PCB图，完成系统硬件平台的构建。二 结合相关以太网知识选取以太网控制芯片RTL8019AS，并结合20F001N和RJ-45接口构成外围电路。2 系统总体设计 根据本设计的要求，首先需要明白设计需要完成的内容。本文按照先确定大框架开始，然后逐步细化
8、到每个芯片之间的连接，首先确定设计的方案，之后是微控制芯片的选取，其中包含选取该芯片的原因、该芯片的优点与芯片简单介绍，硬件电路平台的搭建，然后连接电路构成最终可用电路图4。2.1 设计方案的确定设计一个以太网接口电路，通常有两种设计方案：第一种为选择一种能具有以太网模块功能的芯片独立实现，从而简化了硬件设计，但是如果只为了实现单一的以太网，这样无疑提高了经济成本，另一种是与通常以太网电路设计相似，选择一款ARM微控制芯片如LPC2210和相应的以太网主控芯片如RTL8019AS，将两芯片进行相应的硬件连接，同时基于硬件进行相应的软件编程来实现。这种设计的优点为，将一个复杂的设计分成不同功能的
9、模块解决，芯片分工明确且避免了相关底层驱动冲突等问题，但缺点是工作量加大。纵观国内市场占有率高的芯片，从经济成本与设计工作量两方面考虑，发现第二种方案切实可行，本文选取第二种设计方案5。2.2 芯片的选择 根据设计要求，本论文主要下面几种主要芯片:(1) 主控芯片(2) 以太网控制芯片(3) 以太网变压器芯片(4) 存储器芯片2.2.1 主控芯片的选择本文需要选取一个方便易用且有较之其他同类功能的芯片有较大优点的微控制芯片，所以选择了ST公司的STM32F103VET6芯片，该芯片能远优于其它同类芯片得益于其先进架构的Cortex-M3内核的CPU核心，独立的16kb指令缓存和16kb的数据高
10、速缓存 ，ST公司针对各种不同市场应用与性能需求提供了一整套完整的优化解决方案，其中的STM32系列主要针对价格敏感的微控制应用领域而专门设计，强调了操作的确定性，以及性能、功耗与价格的平衡6。STM32系列还具有门数少、中断延迟小、调试容易的特点，其应用范围跨越低端微控制器与复杂的SoC系统，且通过一个基于堆栈的异常模式的实现，显著的缩小了内核的物理尺寸7。STM32F103VET6主要特点1. 内核：ARM 32位的CortexTM M3 CPU 72MHz，1.25Mips/MHz 单周期乘法和硬件除法2. 存储器从32K字节至128K字节的闪存程序存储器从6K字节至20K字节的SRAM
11、3. 时钟，复位和电源管理2.0至3.6V供电和I/O管脚上电/断电复位，可编程电压检测器内嵌4至16MHz高速晶体振荡器内嵌经出厂调校的8MHz的RC振荡器内嵌40KHz的RC振荡器PLL供应CPU时钟4. 低功耗睡眠，停机和待机模式VBAT为RTC和后备存储器供电 睡眠模式，只有CPU停止，所有外设处于工作状态并可以发生中断/事件是唤醒CPU 停机模式，在保持SRAM和寄存器内容不丢失的情况下，停机模式可以达到最低的电能消耗。在停机模式下，停止所有内部1.8V部分的供电，PLL，HSI和HSE的RC振荡器被关闭，调压器可以被置于普通模式或低功率模式8。 待机模式，在待机模式下可以达到最低的
12、电能消耗。内部的电压调压器被关闭，因此所有内部1.8V部分的供电被切断；PLL，HSI和HSE的RC振荡器被关闭；进入待机模式后，SRAM和寄存器的内容将消失，但后备存储器的内容仍然保留，待机电路仍工作9。5. 多达80个快速I/O所有可以映像到16个外部中断 每个通用输入输出接口（GPIO）都可以由软件配置成输出，输入（带或不带）或其它的外设功能口。多数GPIO管脚与数字或模拟的外设共用。所有的GPIO管脚都有大电流通过能力。再需要的情况下，I/O管脚的外设功能可以通过一个特定的操作锁定，以避免意外的写入I/O寄存器10。该芯片还具有多项其它同类产品无法企及的优点(1)使用最新的、先进架构的
13、Cortex-M3内核 该芯片采用ARMv7的全新Cortex-M3内核，具有多项新增的增强架构，集成了多种系统外设，满足不同应用对成本与性能的要求，具有内存小、高集成、低功耗的特点。Cortex-M3内核是建立在一个高性能哈佛结构的三级流水基础上的，可满足事件驱动的应用需求。通过广泛采用时钟选通等技术，改进了每个时钟周期的性能，包括单周期的32*32乘法和硬件除法，获得了优异的性能比，与之前的ARM7TDMI相比，运行速度最多可快35%且代码最多可节省45%11。(2)杰出的功耗机制针对应用中运行模式下高效率的动态耗电机制、待机状态时极低的电能消耗、电池供电时的低电压工作能力这三种主要的能耗
14、需求进行优化，具有高性能低功耗的优点。(3)易于开发ST公司提供了完整、高效的开发工具和库函数，帮助开发者缩短开发时间，能使产品迅速的进入市场。其提供的驱动涵盖了SPI、ADC、GPIO、CAN、定时器和UART等所有标准外设，对应源代码都经过了严格的测试，并提供了详细的文档，方便用户理解。本设计选取STM32系列芯片的主要原因除了其优异的性能与低廉的价格之外，能连接外部以太网控制芯片独立完成以太网接口电路的设计。本文只需要以太网这个简单的功能，因此在CPU上无需选取STM32系列中性能高但价格贵的芯片。从经济成本考虑，选取100引脚的STM32F103VET6芯片。STM32F103VET6
15、芯片引脚图见图 2.1 图2.1 STM32F103VET6芯片引脚分布 本文使用的STM32F103VET6是100引脚的LQFP100封装，几个输出端口均为复用端口，可根据实际情况具体选择，由于只是利用该芯片的一部分功能，所以下面只对用到的有效引脚按功能分类简要说明:(1)电源供电引脚：共有11个引脚，分别是4个外部电源引脚VDD（1、2、3、4），4个地线引脚VSS（1、2、3、4），3个特殊供电引脚VBAT、VDDA、VSSA。(2)系统复位引脚：NRST，外接复位电路。(3)时钟模块引脚：共4个引脚，分别是用于低速外部时钟信号LSE的PC14 OSC32_IN、 PC15 OSC32
16、_OUT，和用于高速外部时钟信号HSE的PD0/ OSC32_IN、 PD1/OSC32_OUT。(4)启动引导模块引脚：共2个引脚，分别是BOOT0和BOOT1，用于选择不同的启动方式。2.2.2 以太网控制器的选择RTL8019AS以太网控制器（引脚图见图2.2）是由Realtek公司出的一款高集成度的以太网控制芯片，RTL8019AS是一种全双工即插即用的以太网控制器，它在一块芯片上集成了RTL8019内核和一个16KB的SDRAM存储器，具有8/16位总线模式，集成了IEEE802.3协议标准的介质访问控制子层(MAC)和物理层的性能，RTL8019AS是本系统与以太网通讯的基础，它用
17、以实现系统与网络上其他节点之间的报文发送与接收功能，处于TCP/IP协议栈的数据链路层，是信息传送、控制和管理的重要环节12。其功能大致可分为以下两种; (1)通信数据的发送和接收。发送时，将发送来的数据按照特定的格式并加上前导码、帧定界符灯装配成帧，并进行CRC校验。校验后，将数据串行的从网线上发送出去。接收时，判断报文的目的地址是否为本机地址，如果是，对报文进行校验。校验正确，则将报文发往存储器本发送一个ACK应答帧。如果校验后发现报文错误，则将收到的报文丢弃并发送一个NAK否定应答帧13。 (2)载波信号的收发和控制。这项功能包括载波监听、发送时间等。确切的说，网络控制器是一个DTE（数
18、据终端设备）。按照IEEE802.3协议的模型功能划分，可将10Mb/s以太网控制器的功能模块划分为介质存取控制（MAC）子层、接入单元接口(AUI)、介质接入单元（MAU）和物理信号规范(PLS)等4部分16。 图2.2 RTL8019AS以太网控制芯片1.内部RAM地址空间分配 RTL8019AS内部有两块RAM要接收和发送数据包就必须通过DMA读写RTL8019AS内部的16KRAM。它实际上是双端口的RM，是指由两A套总线连接到该RAM，一套总线RTL8019AS读或写该RAM，即本地DMA；另一套总线是单片机读或写该RAM，即远程DMA17。2. DMA介绍(1)DMA(Direct
19、 Memory Access，直接内存存取)是所有现代电脑的重要特色，它允许不同速度的硬件装置来沟通而不需要依于CPU的大量中断负载否则，CPU 需要从来源把每一片段的资料复制到暂存器，然后把它们再次写回到新的地方。在这个时间中，CPU对于其他的工作来说就无法使用18。 (2)DMA传输将数据从一个地址空间复制到另外一个地址空间。当CPU初始化这个传输动作传输动作本身是由DMA控制器来实行和完成DMA传输对于高效能嵌入式系统算法和网络是很重要的19。(3)在实现DMA传输时，是由DMA控制器直接掌管总线，因此，存在着一个总线控制权转移问题。即DMA传输前，CPU要把总线控制权交给DMA控制器，
20、而在结束DMA传输后，DMA控制器应立即把总线控制权再交回给CPU20。(4)一个完整的DMA传输过程必须经过下面的4个步骤DMA请求，CPU对DMA控制器初始化，并向I/O发出操作命令，I/O接口提出DMA请求DMA响应，DMA控制器对DMA请求判别优先级及屏蔽，向总线裁决逻辑提出总线请求。当CPU执行完当前总线周期即可释放总线控制权。此时，总线裁决逻辑输出总线应答，表示DMA已经响应，通过DMA控制器通知I/O接口开始DMA传输21。 DMA传输，DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，由DMA控制器输出读写命令，直接控制RAM与I/O接口进行DMA传输。 在DMA控
21、制器的控制下，在存储器和外部设备之间直接进行数据传送，在传送过程中不需要中央处理器的参与。开始时需提供要传送的数据的起始位置和数据长度。 DMA结束，当完成规定的成批数据传送后，DMA控制器即释放总线控制权，并向I/O接口发出结束信号。当I/O接口收到结束信号后，一方面停 止I/O设备的工作，另一方面向CPU提出中断请求，使CPU从不介入的状态解脱，并执行一段检查本次DMA传输操作正确性的代码。最后，带着本次操作结果及状态继续执行原来的程序22。主要引脚介绍：VDD：5V RST：硬件复位接口，高电平有效ANE：地址使能脚，ISA信号对有效的输入输出命令必须是低电平 INT70： 中断请求总线
22、：能够分别IRQ15,IRQ12,IRQ10,IRQ5,IRQ4,IRQ3,IRQ2/9. 唯一一条线被选择在一个时间里反映中断请求。RTL8019AS仍然用这些脚座位输入线，从而管理ISA总线上实际相应的中断线上的状态。结果记录在INTR寄存器中，这个寄存器可用软件用来保护中断IORB：输入输出读指令端IOWB：输入输出写指令端SMEMRB：存储器读命令SMEMWB：存储器写命令,用来闪存写命令解码TEST：必须接地BGRES：带隙引脚BGGND：带隙地信号线RX+，RX-：这是AUI接收端对MAU接收微分输入信号的进位TX+，TX-：这是一对传输输出的包含微分线性的驱动器，它用来发送满切斯
23、特编码数据到MAU。这些输出是源输出，需要270欧姆的下拉电阻到地。2.2.3以太网变压器芯片选择(1)以太网网络变压器简称网络变压器具体有T1/E1隔离变压器；ISDN/ADSL接口变压器；VDSL高通/低通滤波器模块、接口变压器；T3/E3、SDH、64KBPS接口变压器；10/100BASE、 1000BASE-TX网络滤波器；根据设计要求选用20F001N以太网变压器。(2) 它在一块网卡上所起的作用主要有两个，一是传输数据，它把PHY送出来的差分信号用差模耦合的线圈耦合滤波以增强信号，并且通过电磁场的转换耦合到不同电平的连接网线的另外一端；二是隔离网线连接的不同网络设备间的不同电平，
24、以防止不同电压通过网线传输损坏设备23。(3) 网络变压器的主要作用是改善EMI特性、电平隔离。(4)EMI滤波器叫电磁干扰滤波器，在电力或者电子工程中对信号-信号、电源-电源、信号-电源和电源-信号之间利用电感性元件和电容性元件的频谱分离特性来将不需要的或者有害的电磁频谱通过阻断或者对地旁路的方式滤除的一种功能元件24。(5)数据泵是消费级PCI网卡上都具备的设备，数据泵也被叫做网络变压器或可称为网络隔离变压器。通常位于各功能电路的输入-输出端。按用途可分为电源EMI滤波器和信号EMI滤波器；按滤波频谱特性可分为高通滤波器、低通滤波器、带通滤波器、带阻滤波器；按电磁模量特征可分为差模滤波器和
25、共模滤波器。广泛用于各类电子信号设备和开关式电源供应器中，以符合各国制定的电磁兼容标准，有效抑制有害电磁波对自身工作电路或其它敏感设备的干扰25。本论文选取以太网变压器20F001N，如图2.3为20F001N引脚图 图2.3 20F001N引脚图20F001N是有共振电感的10阶T型滤波器，它有以下特点：（1） 输入损耗：发射器最大1分贝，接收器最大1分贝（2） 回波损耗：最小为15分贝（3） 声道干扰：当频率为110Hz时最小为30分贝（4） 有7个发射极点，5个接收极点主要引脚介绍：TD+，TD-：传输数据RD+，RD-：接收数据RX+，RX-：这是AUI接收端对MAU接收微分输入信号的
26、进位TX+，TX-：这是一对传输输出的包含微分线性的驱动器，它用来发送曼彻斯特编码数据到曼彻斯特编码（Manchester Encoding），也叫做相位编码(PE)，是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。它常被用在以太网媒介系统中26。曼彻斯特编码提供一个简单的方式给编码简单的二进制序列而没有长的周期没有转换级别，因而防止时钟同步的丢失，或来自低频率位移在贫乏补偿的模拟链接位错误。在这个技术下，实际上的二进制数据被传输通过这个电缆，不是作为一个序列的逻辑1或0来发送的。相反地，这些位被转换为一个稍微不同的格式，它通过使用直接的二进制编码有很多的优点。 在曼彻斯特
27、编码中，用电压跳变的相位不同来区分1和0，即用正的电压跳变表示0，用负的电压跳变表示1。因此，这种编码也称为相位编码。由于跳变都发生在每一个码元的中间，接收端可以方便地利用它作为位同步时钟，因此，这种编码也称为自同步编码。 2.2.4 存储器芯片选择闪存则是一种非易失性（Non-Volatile）内存，在没有电流供应的条件下也能够长久地保持数据，其存储特性相当于硬盘，这项特性正是闪存得以成为各类便携型数字设备的存储介质的基础27。NAND闪存的存储单元则采用串行结构，存储单元的读写是以页和块为单位来进行（一页包含若干字节，若干页则组成储存块NAND的存储块大小为8到32KB），这种结构最大的优
28、点在于容量可以做得很大，超过512MB容量的NAND产品相当普遍，NAND闪存的成本较低，有利于大规模普及。NAND闪存的缺点在于读速度较慢，它的I/O端口只有8个，比NOR要少多了。这区区8个I/O端口只能以信号轮流传送的方式完成数据的传送，速度要比NOR闪存的并行传输模式慢得多。再加上NAND闪存的逻辑为电子盘模块结构，内部不存在专门的存储控制器，一旦出现数据坏块将无法修，可靠性NOR闪存要差。NAND闪存被广泛用于移动存储、数码相机、MP3播放器、掌上电脑等新兴数字设备中。由于受到数码设备强劲发展的带动，NAND闪存一直呈现指数级的超高速增长。NOR和NAND是现在市场上两种主要的非易失
29、闪存技术。Intel于1988年首先开发出NOR flash技术,彻底改变了原先由EPROM和EEPROM一统天下的局面。东芝公司发表了NANDflash结构,强调降低每比特的成本,更高的性能,并且象磁盘一样可以通过接口轻松升级。但是经过了十多年之后,仍然有相当多的硬件工程师分不清NOR和NAND闪存。“flash存储器”经常可以与“NOR存储器”互换使用28。NAND闪存技术相对于NOR技术有其优越之处,因为大多数情况下闪存只是用来存储少量的代码,这时NOR闪存更适合一些。而NAND则是高数据存储密度的理想解决方案。NOR的特点是芯片内执行(XIP,eXecuteInPlace),这样应用程
30、序可以直接在flash闪存内运行,不必再把代码读到系统RAM中。NOR的传输效率很高,在14MB的小容量时具有很高的成本效益,但是很低的写入和擦除速度大大影响了它的性能。NAND结构能提供极高的单元密度,可以达到高存储密度,并且写入和擦除的速度也很快。应用NAND的困难在于flash的管理和需要特殊的系统接口。1下面分析NOR和NAND的主要区别：(1)性能比较擦除NOR器件时是以64128KB的块进行的,执行一个写入/擦除操作的时间为5s,与此相反,擦除NAND器件是以832KB的块进行的,执行相同的操作最多只需要4ms。NOR的读速度比NAND稍快一些，NAND的写入速度比NOR快很多。N
31、AND的4ms擦除速度远比NOR的5s快。大多数写入操作需要先进行擦除操作。NAND的擦除单元更小,相应的擦除电路更少29。 (2)接口差别 NAND Flash的单元尺寸几乎是NOR器件的一半,由于生产过程更为简单,NAND结构可以在给定的模具尺寸内提供更高的容量,也就相应地降低了价格。 NOR flash占据了容量为116MB闪存市场的大部分,而NAND flash只是用在8128MB的产品当中,这也说明NOR主要应用在代码存储介质中,NAND适合于数据存储。(3)可靠性和耐用性采用flash介质时一个需要重点考虑的问题是可靠性。对于需要扩展MTBF的系统来说,Flash是非常合适的存储方
32、案。(4)寿命在NAND闪存中每个块的最大擦写次数是一百万次,而NOR的擦写次数是十万次。NAND存储器除了具有10比1的块擦除周期优势,典型的NAND块尺寸要比NOR器件小8倍,每个NAND存储器块在给定的时间内的删除次数要少一些。 (5) 位交换 所有flash器件都受位交换现象的困扰。在某些情况下(很少见,NAND发生的次数要比NOR多)，一个比特位会发生反转或被报告反转了。 一位的变化可能不很明显，但是如果发生在一个关键文件上，这个小小的故障可能导致系统停机。如果只是报告有问题，多读几次就可能解决了。 当然，如果这个位真的改变了，就必须采用错误探测/错误更正(EDC/ECC)算法。位反
33、转的问题更多见于NAND闪存，NAND的供应商建议使用NAND闪存的时候，同时使用EDC/ECC算法即错误探测/错误更正算法。 (6) 坏块处理 NAND器件需要对介质进行初始化扫描以发现坏块，并将坏块标记为不可用在已制成的器件中,如果通过可靠的方法不能进行这项处理,将导致高故障率30。 2 IS61lv51216介绍 SSI的IS61LV51216是一个8M容量结构为512K*16位字长的高速率SRAM。IS61LV51216采用ISSI公司的高性能CMOS工艺制造。IS61lv51216是44pin的TSOP封装形式，高度可靠的工艺水准加上创新的电路设计技术，造就了这款高性能，低功耗的器件
34、。当/CE处于高电平（未选中）时，IS61LV51216进入待机模式。在此模式下，功耗可降低至CMOS输入标准。 使用IS61LV51216的低触发片选引脚（/CE）和输出使能引脚（/OE），可以轻松实现存储器扩展。低触发写入使能引脚（/WE）将完全控制存储器的写入和读取。同一个字节允许高位（/UB）存取和低位 （/LB）存取。IS61LV51216 特性：(1) 存取时间：8ns,10ns,12ns(2) 全静态操作：不需时钟或刷新(3) 输入输出兼容TTL标准(4) 独立3.3V供电 (5) 高字节数据和低字节数据可分别控制 如图2.4为IS61lv51216引脚图 图 2.4 IS61l
35、v51216引脚图主要引脚介绍：（1） I/O5I/O0：数据输入输出（2） A18A0：地址线输入端（3） CLE：命令锁存使能端（4） ALE: 地址锁存使能端（5） CE#：芯片使能，为低电平时启动器件开始工作（6） OE#：输出使能端（7） WE#：写使能端（8） LB：低字节控制端（9） UB：高字节控制端3 SST39VF160介绍 SST39VF160是一个1M16位的CMOS多功能Flash器件，由SST特有的高性能SuperFlash技术制造而成。SST39VF160具有高性能的自编程功能，自编程功能时间为14us,为了防止意外写的发生，器件还提供了硬件和软件数据保护机制。S
36、ST39VF160的100,000个周期的耐用性和大于100年的数据保持时间，使其可广泛用于设计，制造和测试等应用中。 SST39VF160尤其适用于要求程序，配置或数据存储可方便和降低本地更新的应用。对于所有的系统，SST39VF160的使用可显著增强系统的性能和可靠性，降低功耗。它比其它技术制造的Flash器件在擦除和编程操作中消耗更少的能量。由于不管对于任何的电压范围，SuperFlash技术都消耗很少的电流，使用很短的擦除时间，因此SST39VF160在擦除或编程操作中消耗的能量小于其它Flash技术制造而成的器件。SST39VF160也增强了程序，数据和配置存储器的低成本应用的灵活性
37、。 SST39VF160的存储器操作有命令来启动。命令通过标准微处理器写时序写入器件，将WE#拉低，CE#保持低电平来写入命令。SST39VF160的读操作有CE#和OE#控制，只有两者都是低电平时，系统才能从器件的输出管脚获得数据。CE#是器件片选信号。当CE#为高电平时，器件未被选中工作，只消耗等待电流。OE#的输出控制信号，用来控制输出管脚数据的输出。当CE#或OE#为高电平时，数据总线呈现高阻态。 SST39VF160还提供了硬件数据保护，如果WE#或CE#脉冲宽度小于5ns，写周期不启动，如果强制使OE#为低，CE#为高或WE#为高时，写操作被禁止。可以防止上电或掉电过程中无意写操作
38、的产生。(1)SST39VF160是16Mb(1M16位)NOR Flash存储器。(2)存储器的工作电压为2.73.6 V(3)高可靠性耐用性，100,000个周期数据保持时间：大于100年(4)低功耗（14Hz时）有效电流：12mA自动低功耗模式：4uA(5) 快速读访问时间：79ns(6) 快速擦写和字编程扇区擦除时间：18ms块擦除时间：18ms芯片重写时间：15s如图2.5为SST39VF160引脚图 图2.5 SST39VF160引脚主要引脚介绍(1) A19A0：地址输入(2) DQ15DQ0：数据输入输出(3) CE#：芯片使能，为低电平时启动器件开始工作(4) OE#：输出使
39、能，数据输出缓冲器的门控信号(5) WE#：写使能，控制写操作3 系统硬件电路设计3.1 硬件电路总体设计硬件电路的设计必须考虑系统成本、处理速度、体积、功耗等问题，包括中央处理器、只读存储器、可读写存储器、外围的控制电路以及相关的外设。STM32的高度集成，减少了芯片对外围电路的依赖，因此典型的最小系统只需要振荡电路、引导设置、复位电路和供电电路。如图3.1是系统的总体设计框图。 STM32 F103VET6 供电电路 复位电路 振荡电路 启动电路以太网接口电 路 存储器电路 图3.1 系统的总体设计框图根据上文的设计思想，首先需要设计一个能使芯片正常工作的最小系统，之后再设计相应的外围电路
40、。具体设计原理与相关设计图如下详述。3.2 硬件电路设计3.2.1系统供电电路设计 电源由稳定的VDD电源供电，用于I/O和内部调压器，即为本芯片用的VCC3.3。若使用ADC,则VDD的电压范围必须在2.4V3.6V,若不使用ADC，可为2V3.6V。芯片的VDD引脚必须连接在带外部稳定电源的VDD电源，4个0.1uF的陶瓷电容和一个钽电容上（典型值10uF）。外部模拟电压输入引脚VDDA引脚用于ADC、复位模块等，必须连接到两个外部稳定电容上，而VSSA和4个VSS引脚都接地。当VDD无效时，VBAT引脚必须接到外部电池(1.83.6)上，为RTC、外部32.768KHz晶振和备份寄存器供
41、电。如没有外部电池，必须和0.1uF的陶瓷电容一起连接到VDD电源上。按照供电方案，可设计出供电电路，如图3.2所示 图3.2 系统供电电路3.2.2 复位电路设计为确保电路系统中电路稳定可靠工作，复位电路是必不可少的一部分，复位电路的第一功能是上电复位。一般微机电路正常工作需要供电电源为5V5%，即4.755.25V。由于微机电路是时序数字电路，它需要稳定的时钟信号，因此在电源上电时，只有当VCC超过4.75V低于5.25V以及晶体振荡器稳定工作时，复位信号才被撤除，微机电路开始正常工作。常见的复位电路有上电复位，手动复位，看门狗复位等，此电路选取简单的手动复位即可，复位信号是低电平有效，手
42、动复位电路包括复位按钮，及其相应的去耦电容等元件。电路图如图3.3 图3.3 复位电路3.2.3 启动电路设计启动模式选项由S2（BOOT0）和S3（BOOT1）配置。在低功耗模式下（尤其是待机模式），启动项一定能够和调试工具相连（这需要从SRAM启动)。对应的启动模式如表3.1所示。表3.1 BOOT0、BOOT1启动模式BOOT0BOOT1启动模式说明0X用户存储器用户闪存存储器，即flash启动10系统存储器系统存储器启动，用于串口下载11SRAM启动用于在SRAM中调试代码由表3.1可知，若想一上电就运行代码，则设置BOOT0为0。若需要用串口下载代码，则需把BOOT0、BOOT1都分
43、别设为1和0。因此设计一个一键下载电路，利用串口的DTR与RTS信号来控制BOOT0、BOOT1，从而不需手动切换。启动电路如图3.4，P1为排阵，使用时用跳线帽将对应排针连接起来即可，其中BOOT0连接在STM32的BOOT0上，BOOT1连接到STM32的PB2/BOOT1上，如图3.4。图 3.4 启动电路3.2.4 时钟电路设计 时钟电路就是产生像时钟一样准确的振荡电路，它的任何工作都是按时间顺序进行的，一般由晶体震荡器、晶震控制芯片和电容组成。一个主晶振可驱动整个小系统，STM32内嵌的出厂前调校的8MHz的RC时钟振荡电路可做主时钟源(HSE)，另外系统还需要一个时钟源用于嵌入式R
44、TC的40MHz晶振，即(LSE)。如图3.5主时钟源HSE及图3.6 LSE 待添加的隐藏文字内容3 图3.5 HSE时钟电路 图3.6 LSE时钟电路3.2.5 存储器电路设计STM32F103VET6内置128K的闪存，嵌入式存储器不同于片外存储器，它是集成在片内，与系统中各个逻辑、混合信号等共同组成单一芯片的组成部分。嵌入式存储器包括嵌入式静态存储器、动态存储器和各种非易失性存储器。 对于较小的系统，微控制器子带的存储器就有可能满足系统要求，而较大的系统可能要求增加外部存储器。外部存储器分为程序存储器和数据存储器。如图3.7为数据存储器IS61LV51216，图3.8为程序存储器SST
45、39VF160图 3.7 数据存储器 IS61LV51216 图3.8 程序存储器 SST39VF1603.2.6 外围控制电路如图 3.8为外围电路即以太网控制电路 图3.8 外围控制电路由于RTL8019AS芯片输出电压比RJ-45要求电压高，所以在RTL8019AS与RJ-45之间需要连接电压转换电路，用于为RJ-45提供合适的工作电压。STM32F103VET6芯片的工作电压是3.3V，所以还需要一个电压转换电路，这里选用以太网电压转换芯片20F001N将5V装换成3.3V的工作电压。当开关断开时，系统掉电。最后在相应的电路上加上去耦电容，得到电压转换电路。4 结论 随着嵌入式系统的飞
46、速发展，嵌入式系统在当今社会越来越多的场合应用，而随着以太网的进一步发展，嵌入式在以太网中的应用也得到更多的重视。本文研究内容为基于ARM的以太网接口电路设计，从深入剖析IEEE 802.3标准开始，结合选取的面向微控制应用领域的内核芯片STM32，系统阐述了设计需要的原理及其详细的设计过程，包括相应的硬软件设计与实现，最终实现了一个嵌入式环境下以太网接口电路设计。本文主要的特点如下：（1）选取芯片为ST公司基于多项增强架构的Cortex-M3内核的STM32芯片，性能优越，性价比优于其它同类芯片。该芯片可应用于从低端微控制器与复杂的SoC系统多种场合。（2）目前多数关于嵌入式环境下以太网接口电路的设计均为ARM微控芯片加以太网控制芯片的模式，本文选取本身没有以太网接口模块的ARM芯片，大大降低了设计工作量，同时也降低了成本，二者综合考虑，优于传统设计方案。（3）ST公司提供了基于S
