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1、Calibre学习总结第一章 Calibre简述1. 1 Calibre 简介 Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的
2、集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。xCalibre 具有版图寄生参数抽取的功能。1 2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。1 3几个常用的缩写命令1、 SVRF-Standard Verification Rule Format（标准的检查文件）2、 RVE-Results Viewing Environment(显示结果用的环境窗口)3、 SVDB-Standard Verification Database (LVS results)4、 DRC-Design Rule Checking5、 LVS-Layout Ve
3、rsus Schematic6、 ERC-Electrical Rule Checking第二章Calibre DRC2 1数据准备 完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。版图数据支持GDSII、CIF、BINARY、ASCII 格式。22流程图Completed LayoutRunsetCalibre DRCDRC Results DatabaseASCII ReportCorrect Layout ErrorsLocate Errors Using Calibre RVE and Layout Tool23 DRC Runset File
4、1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。（1）Calibre是一个“EdgeBased”Tool，默认错误的显示是边Error is between these edges(2)DRC 检查的结果有三种控制 Euclidean（default）、Square、Opposite。(3)常用的几条检查规则，具体可阅读Calibre的手册(a) Internal（内边对内边）用来检查 Width、Overlap；(b) External（外边对外边）用来检查 Space、Notch；(c) Enclosure（内边对外边
5、） 2 一般的DRC检查文件包含以下几个部分：(1) 运行设置，设置GDS的位置，结果文件放的位置等；(2) 层次定义，定义输入的层次；(3) 层次运算，产生运算需要的一些中间层次；(4) 规则检查，具体对每条规则的检查；(5) 选择控制，可以只检查某几条规则或者只检查某个单元。 3一个简单的Rule File，“/”后面为注释/ LAYOUT PATH “/home/*.” /GDS的路径 LAYOUT PRIMARY “*” /GDS的顶单元名 LAYOUT SYSTEM GDSII /版图数据的格式/ DRC MAXIMUM RESULTS 500 /最大错误输出数目 DRC RESUL
6、TS DATABASE “/home/*” /存放DRC错误数据的路径及名称 DRC SUMMARY REPORT “/home/*” HIER /存放DRC简述文件的路径及名称 / DRC CELL NAME YES CELL SPACE XFORM /表示底层的错误将直接在底层显示 PRECISION 1000 RESOLUTION 10 /两句合起来表示检查的数据格点为 10/10000.01/ FLAG OFFGRID YES /在Summary Report 里显示不在格点上的版图的坐标 FLAG SKEW YES /在Summary Report 里显示不是45度线的版图的坐标 F
7、LAG ACUTE YES /在Summary Report 里显示锐角的版图的坐标/输入层次的定义 LAYER nwelli 1 LAYER ndiffi 2 LAYER pdiffi 3./TEXT层及连接性的定义TEXT LAYER 60 ATTACH 60 met1TEXT LAYER 70 ATTACH 70 met2/定义连接CONNECT met1 poly1 BY contCONNECT met1 ndiff BY contCONNECT met1 pdiff BY contCONNECT met2 met1 BY via1CONNECT met1 allnsub BY con
8、tSCONNECT allnsub nwelli/顶层数据的定义，有利于提高检查速度LAYOUT TOP LAYER pad met2 via1 /层次的运算 fpoly = poly1 INTERACT celiso tpoly = poly1 NOT INTERACT celiso pcode = SIZE pcodei BY 0.15 OVERUNDER./一般用来层次运算用的命令大概有：INTERACT 表示有任何重合关系的，/相当于DRACULA的OVERLAP。NOT ,AND,OR,SIZE 同DRACULA。SIZE 后面/加上UNDEROVER 表示先缩小再放大，OVERUN
9、DER表示先放大再缩小。/wmet1 = WITH WIDTH met1 =10 表示找出宽度大于等于10的铝。/具体的规则检查/FLAG CHECKacute_chk /acute_chk表示这个错误的名称,随便定义 flag acute yes /开头表示注释会在RVE的注释窗口里显示 DRAWN ACUTE /每条检查必须包含一条可以输出错误的命令 /一对花括号表示执行一条规则检查/上面这条规则检查的目的是在版图上直接显示锐角的地方。offgrid_chk flag offgrid yes DRAWN OFFGRID /直接在版图上显示不在格点上的地方skew_chk flag skew
10、 yes DRAWN SKEW/ 直接在版图上显示非45度线的地方/ well checkGROUP nwchk nw_chk? /？是一个通配符，这句语句是将所有以nw_chk开头的错/误定义成一个名称为nwchk的集合。可以通过 /DRC SELECT CHECK nwchk 这个语句来控制DRC检查/只检查这个集合，也可UNSELECT去掉这个集合。nw_chk1 nwell width must =2.5 INT nwelli 2.5 ABUT 90 SINGULAR REGION / N阱的宽度检查，后面的ABUT90 SINGULAR REGION 是secong key word
11、s 。 /ABUT=1.4 EXT nwelli 1.4 ABUT=4 EXT nwelli 4 ABUT=0.4 ENC allnsub nwell 0.4 ABUT90 OUTSIDE ALSO SINGULAR REGION/ 阱包nsub不能小于0.4, OUTSIDE ALSO 也是second key words,表示nsub在 / nwell 外也报错。nw_chk5 show bad nwell connect two different net stamp_nwell = STAMP nwell BY allnsub nwell NOT stamp_nwell/STAMP命令
12、来定义nwell 连接性，并且只能有一个连接，当某个nwell的nsub有两/个或以上的不同线名时,这个nwell不会被选成stamp_nwell。没有nsub的阱也不会被/选出来。/关于有源区及多晶硅，铝等层次的检查可参考nwell的设置。/contact checkcont_chk1 min&max contact size 0.50.5 NOT RECTANGLE cont 0.5 BY = =0.5 ORTHOGONAL ONLY/表示contact只能这么大，并且每条边必须都平行与X或Y轴。/密度检查 den_chk1 min met1 density is 30% DENSITY
13、met1 Layout , 这里可以设置调用的版图工具。具体配置方法见在线帮助中Calibre 与其他工具的接口。在Cadence的Virtuoso 中集成了Calibre 以后，Virtuoso 的菜单中会多出Calibre 的菜单，如：即可以直接从Virtuoso 中调用图形化的DRC, LVS 和RVE，显得十分方便。点击Start RVE ， 选择数据库名称，同样可以得到同图1 一样的界面，这时RVE 已经和版图工具集成在一起，可以在RVE 中点击一些错误坐标，Virtuoso 中立刻会显示错误的位置，如图3：这里点击M1 小于最小面积的错误中的第1 个错误点：右边坐标红色下划线的(-
14、1.96 ,3.97 ) , 在版图工具中会立刻高亮显示位置，如图4：因此改错起来十分方便。可以在RVE 菜单View By Check , RVE 左边会显示出Check 每条rule 的结果，见图5：绿色的表示检查该rule 无误。而且利用File 菜单中可以方便地打开DRC 结果报告、DRC Runset 等，如图6：第三章 Calibre LVS31数据准备需要的数据为版图数据、电路图数据和runset 文件。Calibre 把电路图网表的部分叫SOURCE。SOURCE 部分要求的网表格式为标准spice 格式或者Calibre自身的一种类似spice 的格式。Calibre 有一种
15、把verilog 转为自身类spice 格式的功能，叫v2lvs，下面先介绍v2lvs：v2lvs 能够把verilog 网表和相对应的spice 库、verilog 子库转成Calibre LVS 用到的电路图SOURCE 网表，其功能如图：转换的原理是verilog 网表根据verilog 子库对元件端口的定义，去spice 子库找同样名称和端口的元件，然后进行网表和格式上的替换。因此v2lvs 转类spice 网表时，需要verilog 网表、spice 库、verilog 子库描述（可选）,其命令格式如下：v2lvs v verilog_file o spice_like_file -
16、l verilog_lib_file -lsp spice_lib_file-lsr spice_lib_file -s spice_lib_file -s0 groundnet -s1 powernet -sk -i-v 后面接verilog 文件名称；-o 为输出类spice 格式文件；-l 是verilog 子库描述；-lsp接spice 库网表，p 是pin 模式，即不允许有数组类的verilog 端口(比如PA3、PA2、PA1、PA0)出现；-lsr 与-lsp 意义同，不过pin 是range 模式，即可以接受verilog的数组端口；与-lsp，-lsr 不同的是，-s 是只是
17、让转出文件在前面INCLUDE 这些spice子库，而不会读它们；-s0 , -s1 为对verilog 中1b0, 1b1 的电源网络取代；-sk 指允许多组复合电源，不仅仅是一对全局电源VDD,VSS；-i 指输出文件采用spice 通用的pin 格式，没有$引导，便于仿真。常见的例子如下：v2lvs v top_design.hv o top_design.sp s0 VSS s1 VDD sk l pll_risc.v -l cache_core.v l pad.v l std.v -lsr pll_risc.sp lsr cache_try_new.splsp std.sp -lsp
18、 pad.sp -s pll_risc.sp s cache_try_new.sp s std.sp s pad.sp根据几个子模块的情况，转出整个芯片的LVS 网表。实际上，verilog 子库并不是都需要的，v2lvs 在转spice 网表的时候，是根据verilog 子库中元件端口和spice 子库中的元件端口名称对应关系来转的。如果在verilog 网表中没有数组端口,则该元件端口名称在spice 子库网表中元件的端口名称中也是唯一的标识，因此不会转错。但是对于数组端口（如PA31：0），如果没有verilog 子库对模块的端口定义，v2lvs 按照缺省的从高位到低位的方式转出端口对应
19、关系，因此会出错。因此对于有数组端口的verilog 网表，一定要求有verilog子库网表。上面的例子可以简化为：v2lvs v top_design.hv o top_design.sp s0 VSS s1 VDD sk -lpll_risc.v l cache_core.v -lsr pll_ric.sp -lsr cache_try_new.sp -lspstd.sp lsp pad.sp -s pll_risc.sp s cache_try_new.sp s std.sp spad.sp32 LVS 流程 从下面的流程中可看出，Calibre LVS都先把版图提取出SPICE格式的网
20、表来，实际上Calibre LVS比对的是两个SPICE网表。Completed LayoutRule FileCompleted Source Calibre LVSLVS Results DatabaseASCII ReportExtracted netlistCorrect Layout ErrorsLocate Errors using Calibre RVE and Layout ToolDetermine Errors from Report33一个简单的LVS Runset文件/ 注释LAYOUT PATH “/home/*” /版图数据的路径及名称LAYOUT PRIMARY
21、“*” /版图的顶单元名LAYOUT SYSTEM GDSII /版图数据的格式/-SOURCE PATH “/home/*” /逻辑网表的路径及名称SOURCE PRIMARY “*” /顶层逻辑名SOURCE SYSTEM SPICE /逻辑网表的格式/-LVS REPORT “/home/*” /LVS Report的路径及名称LVS REPORT OPTION S /显示软连接的冲突PRECISION 1000RESOLUTION 10 /格点为0.01UNIT CAPACITANCE FFUNIT RESISTANCE OHMUNIT LENGTH U /定义文件里电容、电阻、长度的
22、单位/-LVS POWER NAME “?VDD?” “?vdd?” “?VCC?” “?vcc?” /定义电源 ？为通配符LVS GROUND NAME “?GND?” “?gnd?” “?VSS?” “?vss?”/定义地TEXT DEPTH PRIMARY / 定义只认顶层的TEXT，用ALL表示认识所有的TEXTVIRTUAL CONNECT COLON YES/定义允许用名字的虚拟连接/-LVS ABORT ON SUPPLY ERROR YES /电源地短路就中断LVS，要检查短路才设为NOLVS ISOLATE SHORTS NO /发现电源地短路时改为YES，因为它需要很长时间
23、LVS IGNORE PORTS NO /不忽略PORTSLVS CHECK PORT NAMES YES /比PORTS的名字LVS RECOGNIZE GATES ALL/ 同上面图形界面里Gates的设置LVS ALL CAPACITOR PINS SWAPPABLE YES /允许电容两端互换/-LVS FILTER UNUSED MOS YES /忽略版图里不用的MOS管，下面有详细控制LVS FILTER UNUSED RESISTORS YES /忽略版图里不用的电阻，下面有详细控制LVS FILTER UNUSEDC CAPACITORS YES /忽略版图里不用的电容，下面有
24、详细控制LVS FILTER UNUSED OPTION AB RC RE RG YC O/定义哪些器件是不用的器件：AB表示去掉G S D三端连一起的MOS管，RC表示去/两端连一起的电阻，RE表示去掉两端连一起的电容，RG表示去掉两端连一起的二极/管，YC表示去掉三端连一起的三极管，O是过滤的重复设置，一般都加上。LVS REDUCE PARALLEL BIPOLAR YES /将并联的三极管当成一个LVS REDUCE PARALLEL MOS YES /将并联的MOS管当成一个LVS REDUCE PARALLEL DIODES YES /将并联的二极管当成一个LVS REDUCE P
25、ARALLEL CAPACITORS YES /将并联的电容当成一个LVS REDUCE PARALLEL RESISTORS YES /将并联的电阻当成一个LVS REDUCE SERIES RESISTORS YES /将串联的电阻当成一个LVS REDUCE SERIES CAPACITORS YES /将串联的电容当成一个/-/输入层次定义LAYER nwelli 1LAYER ndiffi 2LAYER pdiffi 3.bulk = EXTENT /定义大衬底，EXTENT表示数据的最外框TEXT LAYER 60 ATTACH 60 met1PORT LAYER TEXT 60TEXT LAYER 70 ATTACH 70 met2PORT LAYER TEXT 70 /定义TEXT的连接LAYOUT TOP LAYER padi met3i met2i via2i via1i / 将这些数据当成顶层/-/
