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1、实验三: 基于Quartus II的硬件描述语言电路设计 班 级： 姓 名： 学 号： 同组人员:目录一、实验要求2二、实验内容4要求1：用VHDL语言实现异或门4a）用VHDL语言编写代码：4b）仿真：4c）下载到DEO板子上验证4a）用VHDL语言编写实验代码：5b）仿真5c）下载到DE0板子上验证6要求:3：四位二进制数加减计数器6a)用VHDL语言编写的程序代码如下：6b)仿真结果如下：7要求4：占空比 50%的 5M 和 50M分频器。7a)用VHDL语言编写的程序代码如下：7b)电路框图如下：8c)下载到DE0板子上验证8拓展部分：原理图法实现0-F自动循环显示8a)分别生成要求2
2、,3,4所做程序对应的原理图如下：8b)将要求2,3,4的VHDL文件插入拓展工程文件里并绘制原理图9c)下载到DE0板子上验证，9一、实验要求要求 1：学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容 1”中给出的与门源程序，编写一个异或门逻辑电路。1）用 QuartusII 波形仿真验证；2）下载到DE0 开发板验证。要求 2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 2”中给出的将 8421BCD 码转换成 0-9 的七段码译码器源程序，编写一个将二进制码转换成 0-F
3、的七段码译码器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。要求 3： 熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 3”中给出的四位二进制加减计数器的源程序，编写一个计数器。1）用QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。要求 4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容 4”中给出的 50M 分频器的源程序，编写一个能实现占空比 50%的 5M 和 50M分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。1）下载到 DE0 开发板验证。（提示：利用
4、DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。电路框图如下：扩展内容： 利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）注：每组的实验结果必须接受实验老师登记验收，回答实验老师根据所涉及电路的提问。 二、实验内容要求1：用VHDL语言实现异或门a）用VHDL语言编写代码：b）仿真：仿真结果如下：c）下载到DEO板子上验证下载到DE0开发板上验证，可以实现异或门功能。引脚设置如下：要求2：二进制码转换成 0-F 的七段码译码器a）
5、用VHDL语言编写实验代码：b）仿真仿真结果如下：c）下载到DE0板子上验证引脚设置如下，可以实现七段码管显示二进制数功能。要求:3：四位二进制数加减计数器a)用VHDL语言编写的程序代码如下：b)仿真结果如下：（注：当qw高电平时加法计数，qw为低电平时减法计数）要求4：占空比 50%的 5M 和 50M分频器。a)用VHDL语言编写的程序代码如下：b)电路框图如下：c)下载到DE0板子上验证引脚设置如下。当AS为高电平时LED灯1HZ闪烁，当AS为低电平时LED灯10HZ闪烁。拓展部分：原理图法实现0-F自动循环显示(频率可在1H与10HZ之间切换，加减可切换。)a)分别生成要求2,3,4所做程序对应的原理图如下：要求2：要求3：要求4：b)将要求2,3,4的VHDL文件插入拓展工程文件里并绘制原理图如下：c)下载到DE0板子上验证，引脚设置如下。当qw高电平时加法计数即0-F，qw为低电平时减法计数即F-0；当AS为高电平时频率为1HZ，当AS为低电平时频率为10HZ。
